本博文主要讲述怎么通过vcs仿真verilog文件并且查看波形,以及通过一个简单的makefile脚本帮助我们自动化操作。EDA软件大家可以从这里下载 EDA软件
Verilog文件
RTL文件:命名为add.v
//一个简单的加法器
module add (
input [20:0] A ,
input signed [17:0] B ,
output signed [22:0] C);
wire signed [21:0] A_signed;
assign A_signed = {1'b0,A};
assign C = A_signed + B;
endmodule
testbench文件:命名为test.v文件
`timescale 1ns/1ns
module test;
reg clk;
reg rst_n;
reg [20:0] A;
reg signed [17:0] B;
wire signed [22:0] C;
initial begin
clk = 0;
rst_n = 0;
#10;
rst_n = 1;
A = 21'b0_0000_0000_0000_1111_1111;
B = 18'b11_1111_1111_0000_0000;
#200;
$stop;
end
always #5 clk = ~clk;
add add_inst(
.A(A),
.B(B),
.C(C));
endmodule
VCS仿真
把add.v和test.v放在同一个文件夹下&