VCS仿真教程(一)：Verilog+波形+Makefile

最新推荐文章于 2024-12-11 09:02:56 发布

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分类专栏： VCS学习文章标签： verilog systemverilog makefile vcs

本文链接：https://blog.csdn.net/burningCky/article/details/109891288

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本文是一篇关于VCS仿真的教程，介绍了如何使用Verilog进行RTL设计，利用VCS进行仿真，并通过DVE查看波形。同时，文章详细讲解了如何编写Makefile实现仿真过程的自动化，包括编译、执行和清理步骤，简化了仿真工作流程。

摘要由CSDN通过智能技术生成

Verilog文件

RTL文件：命名为add.v

//一个简单的加法器
module add (

	input         [20:0]	A ,
	input signed  [17:0]	B	,

	output signed [22:0]	C);

	wire signed [21:0]	A_signed;

assign A_signed = {1'b0,A};
assign C = A_signed + B;

endmodule

testbench文件：命名为test.v文件

`timescale 1ns/1ns

module test;

reg clk;
reg rst_n;

reg [20:0] A;
reg signed [17:0] B;

wire signed [22:0] C;

initial begin
	clk = 0;
	rst_n = 0;
	#10;
	rst_n = 1;
	A = 21'b0_0000_0000_0000_1111_1111;
	B = 18'b11_1111_1111_0000_0000;
    #200;
    $stop;

end

always #5 clk = ~clk;

add add_inst(
	.A(A),
	.B(B),
	.C(C));
endmodule