FPGA 工作频率的定量选择标准

1. 最大延迟周期
   T = Tco + Tlogic + Troute + Tsu
   Tco ： D 触发器的输出延时
   Tlogic ： 组合逻辑延时
   Troute ： 布线延时
   Tsu ： D 触发器的建立时间　　
   

2. Tlogic
   Logic Cell为一个4 输入的查找表和一个D 触发器。LUT levels决定了Tlogic，经验表明一个良好的设计，通常可以将组合逻辑的层次控制在4 层以内，故Tlogic=4*Tlut
   
   

3. Troute
   逻辑延时与布线延时的比值约为1:1到1:2，可以取1:2，即：Troute=2*Tlogic。故$$Tmax=Tco+Tsu+3\times Tlogic=Tco+Tsu+12\ast Tlut$$

Tsu Thold Tco（Global clock to output delay ）
Tsu的范围：2.9～7ns。

文字描述：

• D变化后等Tsu后给CLK边沿，边沿后D还要保持Thold不变
• Q在时钟边沿后等待Tco后变化

5. Tpd-propagation delay
   
   I/O管脚输入到非寄存器输出(组合逻辑)延时。范围：5～12ns。