Verilog 模块与端口

模块（module）是verilog 语言中最基本的语法结构，在模块内不仅能够描述逻辑行为，也是verilog 行为结构描述的功能与外界其它电路的接口。 可以说在Verilog 可综合的开发中，其它结构或功能结构都是可选的，但module是唯一要求必须存在的。module 所描述的结构更像一个完整的数字电路，有名称，有输入、输出，也有逻辑行为。其结构框图如下图所示：

1. module的语法结构

module 的语法结构 由关键字module 后跟一个模块名用于识别该模块，如：module and_gate，其中 and_gate 就是该module的名字，用于识别该module。 第二部分用于端口描述， 我们知道在学习数字电路时，对于一个器件，总要分清楚哪个管脚是输入，哪个管脚是输出。如( input a, input b, output c ); 可以写在一行中，也可以分多行进行书写。如：

(    input a,    input b,    output c   //最后一个端口，没有逗号分隔符“，”);

格式为： （ … ）