Verilog 预编译

Verilog 预编译

Verilog 语言支持宏定义（`define），参数 parameter，局域参数（localparam)以及`include等内容。这些数据常量的支持极大方便数字系统设计、仿真与验证。这些参数是预编译的。

预编译

所谓预编译就是在系统编译之前，将定义的宏常量，参数等先对系统文件扫描一边，将文件中引用的宏和参数以实际值替代，对`include 文件的引用，将实际文件复制到对应位置，然后才对系统进行编译，这一点和具有编译运行的软件编译处理是一致的，如C语言，C++语言等。

宏定义

`define 关键字

宏定义的关键字是`define, 在预编译阶段，`define 用于文本替换，类似于 C 语言中的 #define。一旦 `define 指令被定义，其在整个翻译过程中都会有效。例如，在一个文件中定义：

`define DATA_DW 32 //含义是 DATA_DW=32, 在编写文件时使用`DATA_DW,在系统编译时，首先将所有`DATA_DW 出现的地方都替换成32，然后再编译。

则在另一个文件中也可以直接使用 `DATA_DW。当然这和编译工具的设定有关，建议一个文件中定义的宏只在该文件中使用。

使用宏的好处是，在全局中使用宏定义的常量，将来如果该常量有变化，直接改动宏定义就可以改动所有使用宏的地方。

宏定义也可以是一个表达式方式, 例如：

`define low_pos(w,b) ((w)*