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RSS订阅原创 较慢的时钟域信号同步到较快的时钟域
最近研究了下，慢信号同步到快速时钟域的办法，也就是使用同步器。下面详细分析下。1. 最开始我是采用下面的电路，当a信号变为高时，q1在快速时钟域的上升沿采集到a的值，此时q1为1，q2是采集上次的q1的值，上次q1的值为初始化0，所以当前时钟，q2还是为0。此时通过下面的组合逻辑电路，就会输出为1.当下一个快速时钟域的时钟上升沿到来时，q2的值变成了采样到的a的值，为1.此时通过组合电路的输出变为0.这样就把a的采样搬移到了快时钟域上，且数据宽度为1个时钟周期。通过仿真，我们可以看到在第一次采样到.
2021-09-09 23:26:27
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原创 Quartus II SDC文件建立流程
Quartus II SDC文件编写教程第一步：打开TimeQuest Timing Analyzer，也可以点击图中1所示图标。第二步：点击Netlist,点击Create Timing Netlist第三步：按照下图所示选择。第四步：选择Write SDC file第五步：输入文件名称，点击OK第六步：打开生成的文件，添加时钟约束。第七步：通过constraints命令可以添加各种约束...
2021-08-10 21:45:47
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原创 verilog中if-else和case（）在静态时序中的差异。
对于if-else和case（）的设计在静态时序中对设计最大时钟频率的影响。代码：if-else对时序的影响：当用Timequest做静态时序分析时，查看if-else对设计最大时钟的影响，发现最大时钟只能到97.54M。PLL输出是100M，显然没有超过100M。case（）对时序的影响：当用Timequest做静态时序分析时，查看case（）对设计最大时钟的影响，发现最大时钟可以达到100.16M，PLL输出是100M,电路能达到的最大时钟为100.1..
2021-08-08 12:20:07
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原创 verilog 中case() 语句综合结果
在代码开发过程中，我们经常用到case()语句，但是case（）语句综合出来的到底是什么东西。下面我们一起看看。代码：综合后的RTL级：分析：通过RTL级可以看到，case（）语句生成了一个selector0选择器，该选择器具有四个SEL信号输入，分别为ModeSelect和0、1、2，进行比较的比较器Equal0、Equal1、Equal2的输出，还有一个是这三个比较器输出信号相或后的。该选择器还有四个数据输入，分别为FPD_signal、ExternalSignal、Logic.
2021-08-08 11:26:06
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原创 verilog 中if-else语句嵌套太深引发的问题
在用verilog做设计时，经常会用到if-else语句，对于复杂逻辑采用该语句，经常嵌套很多if-else。if-else嵌套过深，会导致很多危害，其中之一就是两个D触发器之间的组合逻辑过多。导致时序的Tsu建立时间紧张。以下面的代码为例，我们看看过深的if-else，到底综合出了什么。部分代码：对于ModeSelect的条件判断，嵌套了4层if-else，我们看看综合出来了的东西。综合RTL级：分析：ModeSelect的D触发器输出后，直接是3个比较器，分别和0、1、2
2021-08-08 10:22:27
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原创 三段式状态机原理详细解释
对于三段式状态机，很多人都已经知道怎么应用了，但是却很少有资料详细说明为什么要这样写。下面直接上代码，通过代码分析，仿真，说明三段式状态机的详细原理。下面的代码ExposureEnable信号的变化会产生2个状态，这两个状态里，enable会有不同的输出。idle里面enable输出0，start状态里面，enable输出1.代码`timescale 1ns / 1psmodule test( ...
2021-07-31 00:49:14
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空空如也
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