RAM_DECOMP

RAM_DECOMP属性指示工具推断太大而无法容纳的RTL RAM
单块RAM原语，使用节能配置，而不是定时
有效的解决方案。
提示：此属性仅适用于块RAM，因此当RAM_STYLE指示
分布式RAM配置。
例如，指定为2K x 36的RAM通常配置为两个2K x 18块
RAM并排排列。这种配置产生了最佳的定时结果。然而，通过
设置RAM_DECOMP属性后，RAM将改为2 1K x 36
块RAM。这种配置更节能，因为在读取或写入过程中，只有
具有正在使用的地址的RAM是活动的。这种配置的时序效率较低
因为Vivado合成必须使用地址解码。
此属性可以在RTL或XDC中设置。

架构支持
所有架构。
适用对象
•单元（get_cell）：适用于RAM单元。
价值观
•电源：以节能的方式配置RAM，而不是定时高效。
重要提示：要恢复默认合成行为，必须删除RAM_DECOMP属性，如下所示
没有默认设置。

Syntax

Verilog Syntax

(* ram_decomp = “power” *) reg [data_size-1:0] myram [2**addr_size-1:0];

VHDL Syntax

Declare the VHDL attribute as follows:

attribute ram_decomp : string;

attribute ram_decomp of myram : signal is “power”;

XDC Syntax

set_property ram_decomp power [get_cells myram]