REG_TO_SRL

寄存器基元链可以通过以下方式转换为逻辑上等效的SRL基元
REG_TO_SRL属性的值为true。此转换通常用于减少
信号在一个时间段内用于长距离传输的流水线寄存器级的数量
设备。注册阶段太多可能会造成拥堵或其他位置
问题。
架构支持
所有架构。
适用对象
•单元格（get_cell）作为叶级寄存器实例。
价值观
•True（或1）：Vivado逻辑优化将转换指定的寄存器基元
成为SRL。
•False（或0）：Vivado逻辑优化不会转换指定的寄存器
将图元转换为SRL。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property REG_TO_SRL <True | False> <objects>

The property is false by default. The objects should be registers, and the registers to be

absorbed into the same SRL should share the same control set with no reset.

XDC Example:

set_property REG_TO_SRL 1 [get_cells {cell1 cell2}]