基于FPGA的目标点的提取与定位系统设计

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本文介绍了一种基于FPGA的目标点提取与定位系统设计,涉及图像采集、A/D转换、平滑降噪、二值化处理、轮廓跟踪及目标点定位等步骤。通过FPGA对CCD摄像机数据的处理,实现了图像的预处理和目标点的精确检测,其中关键步骤包括使用中值滤波进行降噪和最大类间方差法进行二值化处理,以及通过双线性插值法提高光斑中心坐标计算的精度和稳定性。
摘要由CSDN通过智能技术生成

图像处理是信号与信息处理学科的一个部分,也是诸多计算机领域中最为活跃的一个领域。随着计算机、集成电路等技术的飞速发展,图像处理无论是在算法、系统结构上,还是在应用上以及普及程度上都取得了很大的进展。本课题主要利用CCD摄像机将被测物体(LED光源)的视频信息,进行A/D转换,将模拟信号转换为所需的数字信号,再利用FPGA及外设(如SRAM、SDRAM或FLASH等)进行图像前端数据的平滑、二值化等预处理操作后,根据特征提取目标点,然后进行高精度的中心定位。

       对目标点进行提取与定位是图像处理的基础,所以在进行目标点的检测之前得进行几个前期的工作,包括:被测物体的视频采集,图像的A/D转换,数字图像的平滑降噪。经过以上几个步骤后再对目标点进行提取与定位,总体流程框图如下:

odule GPS ( //////////////////// Clock Input //////////////////// CLOCK_24, // 24 MHz CLOCK_27, // 27 MHz CLOCK_50, // 50 MHz EXT_CLOCK, // External Clock //////////////////// Push Button //////////////////// KEY, // Pushbutton[3:0] //////////////////// DPDT Switch //////////////////// SW, // Toggle Switch[9:0] //////////////////// 7-SEG Dispaly //////////////////// HEX0, // Seven Segment Digit 0 HEX1, // Seven Segment Digit 1 HEX2, // Seven Segment Digit 2 HEX3, // Seven Segment Digit 3 //////////////////////// LED //////////////////////// LEDG, // LED Green[7:0] LEDR, // LED Red[9:0] //////////////////////// UART //////////////////////// UART_TXD, // UART Transmitter UART_RXD, // UART Receiver ///////////////////// SDRAM Interface //////////////// DRAM_DQ, // SDRAM Data bus 16 Bits DRAM_ADDR, // SDRAM Address bus 12 Bits DRAM_LDQM, // SDRAM Low-byte Data Mask DRAM_UDQM, // SDRAM High-byte Data Mask DRAM_WE_N, // SDRAM Write Enable DRAM_CAS_N, // SDRAM Column Address Strobe DRAM_RAS_N, // SDRAM Row Address Strobe DRAM_CS_N, // SDRAM Chip Select DRAM_BA_0, // SDRAM Bank Address 0 DRAM_BA_1, // SDRAM Bank Address 0 DRAM_CLK, // SDRAM Clock DRAM_CKE, // SDRAM Clock Enable //////////////////// Flash Interface //////////////// FL_DQ, // FLASH Data bus 8 Bits FL_ADDR, // FLASH Address bus 22 Bits FL_WE_N, // FLASH Write Enable FL_RST_N, // FLASH Reset FL_OE_N, // FLASH Output Enable FL_CE_N, // FLASH Chip Enable //////////////////// SRAM Interface //////////////// SRAM_DQ, // SRAM Data bus 16 Bits SRAM_ADDR, // SRAM Address bus 18 Bits SRAM_UB_N, // SRAM High-byte Data Mask SRAM_LB_N, // SRAM Low-byte Data Mask SRAM_WE_N, // SRAM Write Enable SRAM_CE_N, // SRAM Chip Enable SRAM_OE_N, // SRAM Output Enable //////////////////// SD_Card Interface //////////////// SD_DAT, // SD Card Data SD_DAT3, // SD Card Data 3 SD_CMD, // SD Card Command Signal SD_CLK, // SD Card Clock //////////////////// USB JTAG link //////////////////// TDI, // CPLD -> FPGA (data in) TCK, // CPLD -> FPGA (clk) TCS, // CPLD -> FPGA (CS) TDO, // FPGA -> CPLD (data out) //////////////////// I2C //////////////////////////// I2C_SDAT, // I2C Data I2C_SCLK, // I2C Clock //////////////////// PS2 //////////////////////////// PS2_DAT, // PS2 Data PS2_CLK, // PS2 Clock //////////////////// VGA //////////////////////////// VGA_HS, // VGA H_SYNC
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