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1.软件版本
MATLAB2013b,ISE14.7,modelsim10.1c
2.本算法理论知识
卷积码为（2，1，7）标准卷积码，约束长度为7比特，码生成矢量
,(反相后输出)，该码型共有64个状态。（2，1，7）卷积码的编码结构图如图1所示，该编码器中的寄存器的初值全为0，，输入1比特，根据生成多项式进行运算后，得到2比特的输出，输出后移位寄存器向右移位一次，并重复编码过程。
（2，1，7）卷积码译码过程的总体结构可分为4个子模块ÿ
【viterbi维特比译码】卷积码为（2,1,7）标准卷积码和维特比译码的FPGA实现
于 2022-03-28 22:34:42 首次发布
本文介绍了基于FPGA的（2，1，7）标准卷积码的维特比译码器设计。采用软判决译码，利用简化欧氏距离计算分支度量，通过全并行分支度量计算单元、加比选模块、幸存路径存储单元和回溯译码单元实现译码过程。详细阐述了各模块的硬件实现和优化，包括分支度量计算的简化方法，以及加比选模块中的归一化处理。此外，还讨论了回溯译码的RAM存储结构和回溯过程。
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