【DDFS】基于压缩LUT的直接数字频率合成器DDFS的FPGA实现

本文介绍了使用Quartusii12.1在FPGA上实现DDFS的设计过程,重点讨论了ROM压缩和地址映射模块,利用正弦信号的对称性实现1:4的压缩比。通过相位累加器和波形查值表ROM,生成正弦和余弦信号输出。仿真结果显示了资源占用情况。
摘要由CSDN通过智能技术生成

目录

1.软件版本

2.设计过程

3.ROM压缩和地址映射模块

4.部分源码

5.仿真结果


1.软件版本

Quartusii12.1

2.设计过程

        DDFS的工作过程为:在参考时钟fc的作用下,相位累加器对频率控制字FCW进行线性累加,将其高W位作为地址码通过波形查值表ROM变换,产生D位对应信号波形的数字序列,再由数模转换器DAC将其转化为阶梯模拟电压波形后由具有内插作用的低通滤波器LPF将其平滑为连续的正弦波形作为输出。

 

       一个N位的相位累加器对应相位圆2N上个相位点,其最低相位分辨率为θmin= Δθ=2π/2N。在图2中N为4

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