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目录
1.软件版本
vivado2019.2
2.DDS的verilog开发
在FPGA中,DDS主要由相位累加器、波形存储器等部分组成。
首先,相位累加器是DDS的核心部分,它根据输入的频率控制字和系统时钟进行累加操作,产生一个相位序列。这个相位序列作为波形存储器的地址,用于读取相应的幅度值。波形存储器中存储着不同相位的幅度序列,当相位累加器的值作为地址输入到波形存储器时