FPGA工程师面试试题集锦121~130

本文汇集了121到130道关于FPGA开发和设计的面试问题,涵盖了下一代FPGA架构趋势、同步设计、时钟处理、布线后时序仿真、模型仿真库配置、自顶向下设计流程、时序路径优化等多个关键点,旨在帮助工程师提升设计可靠性并解决实际问题。
摘要由CSDN通过智能技术生成

121.目前采用SRAM技术的LUT-based的FPGA仍然占绝对主流地位, 但是这种FPGA有其天生的缺陷, 请问下一代FPGA的构架发展趋势怎样?Altera在这方面有没有什么新的尝试? 

答:下一代FPGA主要朝着SOPC的方向发展:
Altera的下一代产品Stratix, 基本单元LE仍然基于LUT结构, 但有些大的改变, 
①    去掉了传统的级联链(Cascade Chain);
②    进位链(Carry Chain)由以前的单一1条变为LAB Carry-in、Carry-in1、Carry-in0三条;
③    LE的扇出也由2个变为了4个;
④    触发器的控制信号也更多. 
其它方面:
①    RAM:一改以前单一2K BITs 或4K BITs的 Memory为小RAM:512BITs; 中RAM:4KBITs;大RAM:512 KBITs;
②    第一次在FPGA中嵌入DSP;
③    时钟链路也由全局时钟变为全局时钟和区域全局时钟; 
④    . . . . . . 
所有的这些变化都是通过大量的用户反馈信息作出的慎重改进, 使的Stratix器件更加适合用户的设计需求 

122."Always use fully synchrono

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