【FPGA教程案例87】加解密1——基于FPGA的AES加解密算法verilog实现

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本课程成果预览(三个红色箭头依次为原数据,加密数据,解密数据)

目录

1.软件版本

2.AES加解密算法理论概述

2.1字节代换ByteSub()

2.2行移位变换ShiftRow()

2.3列混合变换MixColumn()

​编辑2.4密钥加法变换AddRoundKey()

2.5子密钥生成过程 

3.verilog实现过程

3.1S盒的设计（对应代码为：sbox_tops.v）

3.2 轮变化，就是我们代码中的mixcolum.v这个代码文件

3.3 bit列混合构造的（bit1_mixcolum.v）

3.4密钥加密部分（对应的代码为keysecret.v）

3.5主程序

3.6testbench设计

4.仿真测试

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1.软件版本

vivado2019.2

2.AES加解密算法理论概述

       DES已走到了它生命的尽头。56比特密钥实在太小，虽然三重DES可以解决密钥长度的问题，但是DES的设计主要针对硬件实现，而今在许多领域，需要用软件方法来实现它，在这种情况下，它的效率相对较低。

      1997年4月15日美国国家标准和技术研究所（NIST）发起征集AES（Advanced Encryption Standard）算法的活动，并成立了AES工作组。目的是为了确定一个非保密的、公开披露的、全球免费使用的加密算法ÿ