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RSS订阅原创 4位乘法器的实现
组合逻辑实现module mult4( input wire [3:0] a, input wire [3:0] b, output reg [7:0] y ); integer i; reg [7:0] bp; reg [7:0] pv; always @(*) begin pv=8'b00000000;...
2018-11-01 15:45:43
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UART_demo - GELI.zip
没积分了，UART自己上板测试通过，换点积分，如果有问题可以邮件联系[email protected]，上传的是ISE的工程，改完约束可直接下板
2020-03-20
_基于Xilinx_PCIe_Core的DMA设计.pdf
基于xilinx—pcie-core的DMA设计，是设计文档，源码索取可以邮件联系，[email protected]
2020-03-20
空空如也
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