含PLL的lock信号的异步复位同步释放

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下图展示了该结构:

结构分为三部分,分别是PLL的异步复位同步释放,PLL模块,和系统的异步复位同步释放。

         PLL模块由IP核产生,使用异步复位,当锁定时候,Locked信号置位。

         异步复位同步释放部分当iRstN信号低电平,所有D触发器输出0,产生复位信号;iRstN信号置位,四个D触发器都有可能存在亚稳态,使得输出电平可能为原先电平或者为D端的输入电平。Reg2与reg4在iRstN置位的瞬间,不管是否亚稳态,则输出都为低电平,系统仍然处在复位状态;Reg1和Reg3在iRstN置位的瞬间,若仍为低电平,则经过两个时钟后复位输出为高;若为D端口的输入,则在一个时钟后,复位输出为高。通过两个D触发器的缓冲,消除亚稳态的影响。

         在系统复位部分,D触发器的异步复位输入端及的是一个门电路。该门电路在或门输入前,将输入信号取反,其真值表如下

Lock信号         |       iRstN        |       门输出

--------------------------------------------------------------------

0               |       0           |       1

0               |       1            |       1

1               |       0           |  1

1               |       1           |  0


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