verilog脉冲产生高电平

最新推荐文章于 2024-08-13 09:57:44 发布

西窗共剪烛

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分类专栏： FPGA随笔

本文链接：https://blog.csdn.net/chriscb/article/details/75529999

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这篇博客介绍了如何使用Verilog语言设计一个模块，该模块接收一个脉冲输入，并产生一个持续100us的高电平输出。系统时钟频率为10MHz。设计中包含了脉冲上升沿检测和计数器来控制高电平的持续时间。仿真波形展示了模块的正确工作，并提醒在封装IP核后，测试 bench 文件需要另存以防止丢失。

摘要由CSDN通过智能技术生成

本模块输入一个脉冲，产生一个持续一段时间的高电平，系统时钟为10M，高电平持续时间为100us。
先将pulse信号进行打一拍操作，检测上升沿，然后用一个计数器控制高电平保持时间~

module pulse_test(
    input   wire    sclk,
    input   wire    rst_n,
    input   wire    pulse,
    output  wire    highleavel
);

reg     pulse_dly;
reg [9:0]   cnt;
reg     highleavel_reg;

always @(posedge sclk)
    pulse_dly <= pulse;

always @(posedge sclk or negedge rst_n)
    if(rst_n == 1'b0)
        cnt <= 'd0;
    else if(pulse == 1'b1 && pulse_dly ==