【从零开始学习 SystemVerilog】9.3、SystemVerilog 杂项—— Package

包（Package）提供了一种存储和共享数据、方法、属性和参数的机制，可以在多个其他模块（modules）、接口（interfaces）或程序（programs）中重复使用。它们具有显式命名的作用域，这些作用域与顶级模块位于同一级别。因此，所有参数和枚举都可以通过这个范围引用。将这样的定义和声明放在一个包中也可以避免混乱全局名称范围。然后可以将包导入到当前范围中，其中可以使用该包中的项。

请注意，包中的项不能具有对标识符的层次引用，但在包中创建或通过导入另一个包而可见的标识符除外。

Example

所有包必须包含在package和endpackage关键字中。

package my_pkg;
	typedef enum bit