python 生成verilog module top level
在CSDN上有两篇文章介绍生成顶层测试文件
https://blog.csdn.net/qq_16923717/article/details/77746503
Python初体验之简单TestBench自动生成+Verilog模块信号提取
https://blog.csdn.net/weixin_45342712/article/details/99632229
利用python自动生成...
原创
2019-10-03 20:30:42 ·
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