DengFengLai123的博客

从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；使用 ICG 集成门控的库或者原语，应该是不需要考虑的（如果要使用门控时钟，也只能用库或者原语，自己写的还是别用了）。使用下降沿的目的，保证时钟高电平时，输出端不会发生变化，跳变只出现在时钟的低电平区间。（2）ena 高电平开启门控，ena 的电平跳变必须在时钟的低电平区间；

脸皮要厚，要进行拉锯战，这个是为自己在争取权益，既然是出来出卖劳动力，就把自己卖个好价钱。当然，谈薪的最根本还是自身实力，今天所说的只是让你把20谈到22。

58道Verilog题目代码，包含时钟分频、跨时钟、组合逻辑、FSM状态机等

1.题目用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。`timescale 1ns/1nsmodule odd_sel(input [31:0] bus,input sel,output check);//*************code***********////*************code***********//endmodule2.解析2.1奇偶校验通常所说的奇偶校验：奇校验：...

1.题目用verilog实现两个串联的异步低电平复位的T触发器的逻辑。这个题目的重点是要关注异步低电平复位。不得不读的 FPGA 设计白皮书——Xilinx FPGA 复位策略白皮书翻译（WP272）【FPGA探索者】联发科数字IC简答题（9）——异步复位同步释放问题2.解析2.1T触发器边沿T触发器：输入为1时下个时钟触发沿输出翻转；输入为0时下个时钟触发沿输出保持。边沿D触发器，输入为1时下个时钟触发沿输出为1，输入为0时下个时钟触发沿输出为0。所以关于...

1.题目四选一选择器——>刷题地址2.代码2.1写法1——三目运算符?:assign语句+三目运算符?:`timescale 1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel,output[1:0]mux_out);assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);endm...

在数字IC和FPGA相关岗位中，很多公司都会包含HR面。很多同学非常重视技术面试和主管面，但是我想和大家强调一下HR面也是非常重要的，一些公司的HR权力挺大，起码能让你挂掉面试或者offer排名低。实际上，HR面是有一套固定套路的，接下来，请听我细细道来。HR面一般是放在最后一面，比如zeku是技术面+主管面+HR面，联发科一般是技术面+主管面+HR电话沟通，中兴和华为是技术面+主管面，没有单独的HR面。通常，HR面试时间是30分钟~1小时，如果是线下的面试有时候会短一点。对于H..

2023届实习、秋招必备的基础知识目录，可以根据本目录查缺补漏。作者：DengFengLai123，FPGA探索者。（1）MOS管门电路，非门、与非、或非结构；（2）低功耗设计，静态功耗、动态功耗；（3）跨时钟域处理，单bit（快->慢，慢->快），多bit异步FIFO，DMUX；（4）FIFO的相关扩展，同步FIFO实现、异步FIFO结构、格雷码、FIFO深度计算；（5）FSM有限状态机，米利型、摩尔型、序列检测、序列产生；（6）亚稳态，原因、解决方法；（7）锁

完整工程代码在【FPGA探索者】回复【CRC】获取。用Verilog实现CRC-8的串行计算，G(D)=D8+D2+D+1，计算流程如下图所示：一、分析CRC循环冗余校验码（Cyclic Redundancy Check），检错码。（1）该题目所述为CRC-8，即输出8位CRC校验值，给定一段长为N-bit的有效输入序列，输出(N+8)-bit的数据，其中前N-bit数据为输入的原始数据，添加的8-bit数据为CRC校验数据；（2）该CRC-8的生成多项式为G(D)=D8+D

以下说法正确的是（）A. TTL门电路的输入端可以悬空，CMOS门电路的输入端不可以悬空；B. TTL门电路和CMOS门电路的输入端都不可以悬空；C. TTL门电路的输入端悬空相当于接高电平，CMOS的输入端悬空相当于接低电平；D. TTL门电路和CMOS门电路的输入端都可以悬空； 答案：A解析： A. 对，CMOS不可悬空，TTL可以悬空； C.TTL悬空相当于接了无穷大电阻，大于开门电阻，认为输入了...

降低动态IR DROP的方法包括（）（注意：题目中的IP DROP实际应该是IR DROP） 答案：AB解析： IR DROP，IR电压压降，是集成电路中电源和地网络上的电压出现下降或者上升的现象。IR压降的大小取决于电源引脚到所计算的逻辑门之间的等效电阻大小。IR DROP分为两类，一个是静态IR DROP，一个是动态IR DROP；可能会导致一些时序问题。 静态IR DROP产生的原因主...

什么是半加器，什么是全加器，请用Verilog分别实现1位半加器和1位全加器，并写TestBench仿真文件，给出WORD或PDF版本的报告，包括但不限于文字说明、代码、仿真测试图等。【解答】1.原理半加器全加器当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位的相加有两个待加数和，还有一个来自前面低位送来的进位数。这三个数相加，得出本位和数（全加和数）和进位数。这种就是“全加"真值表：2.编程思路（1）根据真值表编写按照半加器和全加器的

（1）HDLBits：Verilog基础题比较多，题量大，波形对比比较好用，全部是Verilog编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki/Main_Page（2）牛客刷题：Verilog刷题，加上FPGA的一些选择题，Verilog代码难度比HDLBits大一点【文末阅读原文转到】，适合初学者刷基础版和选择题，进阶者刷中难题，有对应解析和讨论；https://www.nowcoder.com/exam/oj?ta

单选1~17题，给出答案和分析。PDF版可在【FPGA探索者】公众号回复【vivo笔试1】获取。2023届FPGA/PGA/数字IC实习秋招群：6764753251.原码、补码、反码1.十进制数-1，用4位二进制表示的原码、补码、反码分别是（）A.1001B0111B1110BB.1111B0111B1000BC.1111B1110B1000BD.1001B1111B1110B答案：D解析：有符号数表示，正数的原码、反码、补码一样，重点是负数采用补...

以下关于CPU表述正确的是（）A. CPU可以有多个取指单元和多个执行单元；B. 不支持MMU的CPU不能运行Linux；C. 流水线深度与工作频率正相关；D. 8051是RISC架构； 答案：AD解析：A. 对，超标量架构的CPU可以有多个取值单元和执行单元；B. Linux多线程，需要MMU内存管理单元支持；C. 流水级数过多时也会影响性能；D. 8051是RISC精简指令集架构，x86的CPU是CISC复杂指令集架构；取指、解码、执行三...

实习、提前批流程及注意事项。

STA静态时序分析（Static Timing Analysis）STA功能（1） 静态时序分析是一种验证数字集成电路时序是否合格的验证方法；（2） 静态时序分析的前提是同步逻辑设计（重要！），不能分析异步电路；（3） 静态时序分析工具计算路径延迟的总和，并比较相对于预定义时钟的延迟；（4） 静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能；（5） 静态时序分析对所有的时序路径进行错误分析，不需要使用测试向量激活某个路径（与时序仿真的不同点），分析速度比时序仿真工具快几个数量级，克服了动.

（大疆2020芯片工程师校招）组合逻辑电路中的冒险是由于（ ）引起的。A、电路有多个输出B.、电路未达到最简C、逻辑门类型不同D、电路中的时延答案：D解析：什么是竞争和冒险？（1）竞争在一个组合电路当中，当某一个变量经过两条以上的路径到达输出端的时候，由于每条路径上的延迟时间的不同，到达终点的时间就会有先有后，这一现象称作竞争。（2）冒险在具有竞争现象的组合电路中，当某个变量发生变化的时候，比如说从 1 跳到 0，或者说从 0 跳到 1，如果真值表所描述的逻辑关系或者功能遭受到短暂的

（大疆2020数字IC）如下图，一个高速接口的端口电路示意图，要求D端发送数字0/1, DQ端收到相同的数字0/1. VREF电压为比较器数字输出0/1的判决电压。（1）S1断开时，DQ端VREF电压需设置为?（2）S1连通时，DQ端VREF电压需设置为?（3）驱动端发送0时功耗较低，这句话是否正确?为什么?备注：VREF电压是AD比较器判0或1的基准参考电压答案：（1）S1 断开时：若 D 为 1，Q 端电压为 VDDQ，VREF 小于 VDDQ；若 D 为 0，Q 端的电压为 0，

2020 年 7 月，校招 IC。PDF 版在【FPGA探索者】公众号回复【联发科笔试题】获取，打印后阅读。欢迎转发分享，如需转载，请显著注明来源。简答题1. 逻辑化简【公式化简】【卡诺图化简】化简 Y = B + (A)&(C) + (B)&(C)。卡诺图化简卡诺图中，每个方格是一个 最小项，相邻方格的最小项只有 1 位不同。​ n 个变量的逻辑函数，有 2^n 个最小项，对应卡诺图 2^n 个方格（2021校招华为FPGA逻辑，第33题）。【华为2021秋招

（2020年大疆芯片开发）下列说法正确的是（）A、乘法器在 FPGA 上必须使用 DSP 资源B、基于 SRAM 的 FPGA 器件，每次上电之后必须重新进行配置C、FPGA 的 ChipScope 设置同样的采样深度，如果想一次观测更长时间的信号波形，可以将采样时钟换成更高频率的时钟D、Source clock latency 也属于 FPGA IO 接口约束答案：B解析：A. 基础资源A. LUT 和 DSP乘法器可以通过 LUT 实现，特别是位宽较少的时候，默认使用 LUT 查找表实

下列时序检查语句错误的是（）A. $setup(posedge clk, data, tSU)B. $hold(posedge clk, data, tHLD)C. $setuphold(posedge clk, data, tSU, tHLD)答案：A解析：在时序检查函数中，$setup 函数比较特殊，格式是：$setup(data_event, reference_event, limit);其他常见的检查是：$......(reference_...

目录1. 组合逻辑中插入寄存器（插入流水线）2. 寄存器平衡（重定时Retiming）3. 操作符平衡（加法树、乘法树）4. 消除代码优先级（case代替if…else）5. 逻辑复制6. 关键信号后移参考：（1）华为：静态时序分析与逻辑设计（2）王敏志：FPGA设计实战演练（高级技巧篇）【FPGA探索者】公众号内回复【关键路径】获取两个资料。关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对..

声明：/*********************************************************文章首发于公众号，原创作者为【公众号/知乎：FPGA探索者】【CSDN博主：DengFengLai123】转载需保留此声明**********************************************************/2021届的秋招试题，2020年8月的题目。目前应该是独一份，存到现在了。修改如下：13题，答案没问题，对D的解析写的手滑了，应该是

【转载请注明出处】（大疆2020芯片开发工程师A卷）对12.918做无损定点化，需要的最小位宽是多少位，位宽选择11位时的量化误差是多少？A. 12位，0.0118B. 13位，0.0039C. 12位，0.0039D. 13位，0.0118答案：C，12位，误差0.0039解析：12.918，定点量化时对整数部分和小数部分分别量化。（1）整数部分12 ，最少使用4位量化，4-bit表示范围0~15；（2）小数部分0.918 ，假设12.918整体使用12位量化，整数已使用4-bit，

FPGA/数字IC秋招笔试面试汇总帖（2022届）【FPGA探索者】FPGA时序分析之关键路径（Critical Path）【华为静态时序分析资料】【笔试面试】【FPGA探索者】FPGA笔试面试题之FIFO深度计算【字节跳动】【大疆】【简便计算公式】FPGA、数字IC系列（1）——乐鑫科技2021数字IC提前批笔试【FPGA探索者】Verilog笔记——奇数分频和小数分频【FPGA探索者】同步后的复位该当作同步复位还是异步复位？——Xilinx FPGA异步复位同步释放【FPGA探索者】不得

多bit跨时钟域（大疆2020数字芯片）下列关于多bit数据跨时钟域的处理思路，错误的有（）A. 发送方给出数据，接收方用本地时钟同步两拍再使用；B. 发送方把数据写到异步fifo，接收方从异步fifo里读出；C. 对于连续变化的信号，发送方转为格雷码发送，接收方收到后再转为二进制；D. 发送方给出数据，发送方给出握手请求，接收方收到后回复，发送方撤销数据。答案：A解析：多bit跨时钟域不能简单使用打两拍，打拍后可能数据错乱；CDC（Clock Domain Conversion）跨时钟域

（单选）实现同一功能的 Mealy 型同步时序电路比 Moore 型同步时序电路所需要的 ______。A.状态数目更多B.状态数目更少C.触发器更多D.触发器更少答案：B解析：（1）Mealy型：输出信号不仅取决于当前状态，还取决于输入；（2）Moore型：输出信号只取决于当前状态；Mealy型比Moore型输出超前一个时钟周期，Moore型比Mealy多一个状态。实现相同的功能时:Mealy型比Moore型能节省一个状态（大部分情况下能够节省一个触发器资源，其余情况下使用的资源相同

状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。答案：C解析：（1）一段式：一个always块，既描述状态转移，又描述状态的输入输出，当前状态用寄存器输出；（2）二段式：两个always块，时序逻辑与组合逻辑分开，一个always块采用同步时序描述状态转移；另一个al

（2021乐鑫科技，多选）以下方法哪些是进行面积优化( )。A: 串行化B: 资源共享C: 流水线设计D: 寄存器配平E: 逻辑优化F: 关键路径优化答案：ABE解析：速度优化，提高运行速度：（1）流水线设计（也是属于关键路径的优化，在关键路径的组合逻辑中插入寄存器）；（2）寄存器配平（重定时）；（3）关键路径优化（减少关键路径上的组合逻辑延时）；（4）消除代码优先级（if_else嵌套、case）；（5）并行化（加法树、乘法树，消除符号运算的优先级）；面积优化，提高资源利用率

STA静态时序分析（Static Timing Analysis）（1） 静态时序分析是一种验证数字集成电路时序是否合格的验证方法；（2） 静态时序分析的前提是同步逻辑设计（重要！），不能分析异步电路；（3） 静态时序分析工具计算路径延迟的总和，并比较相对于预定义时钟的延迟；（4） 静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能；（5） 静态时序分析对所有的时序路径进行错误分析，不需要使用测试向量激活某个路径（与时序仿真的不同点），分析速度比时序仿真工具快几个数量级，克服了动态时序验证的缺

转载自：FPGA中亚稳态——让你无处可逃，博主：屋檐下的龙卷风1. 应用背景1.1 亚稳态发生原因  在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolut

Xilinx 复位白皮书 wp272Xilinx 资源优化白皮书 wp275（仅有9页）不得不读的 FPGA 设计白皮书——Xilinx FPGA 复位策略白皮书中文翻译（WP272）Xilinx FPGA异步复位同步释放——同步后的复位当作同步复位还是异步复位？【FPGA探索者】对wp275，讲的是通过适当的调整代码的顺序、改变代码等方式来降低资源消耗。需要说明的是，在wp275中使用的是LUT4，即4输入查找表，我使用了Xilinx 7系列的FPGA，该类型的FPGA已经使用6输入查找表LUT6

目录一、异步复位同步释放二、Xilinx复位程序对比1.将同步化后的复位当作异步复位信号2.将同步化后的复位当作同步复位信号三、仿真结果四、Altera复位Xilinx 复位准则：（1）尽量少使用复位，特别是少用全局复位，能不用复位就不用，一定要用复位的使用局部复位；（2）如果必须要复位，在同步和异步复位上，则尽量使用同步复位，一定要用异步复位的地方，采用“异步复位、同步释放”；（3）复位电平选择高电平复位；（这里说明，由于 Altera 和 Xilinx 器件内部结构的不同，Altera 的 F

目录Get Smart About Reset: Think Local, Not Global 考虑局部复位，而不是全局复位Global Reset Isn't Timing-Critical 全局复位并不是时序关键路径Does It Really Matter? 考虑复位真的重要吗？Automatic Coverage of the 99.99% of Cases 99.99%的情况下不会出问题Strategy for the 0.01% of Cases 出现0.01%意外事件时的复位策略Res

Xilinx FPGA AXI4总线（一）Xilinx FPGA AXI4总线（二）AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信，信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready信号来表明已经准备好接收数据，当两者均为高时，启动传输。一、AXI4-Lite握手实例以 AXI-Lite 总线为例，Xilinx ZYNQ通过 AXI4-Lite 总线控制 8 个 GPIO 的输出，先写入 0x0F 测试写入操作，再写入0

AXI（Advanced eXtensible Interface），高性能、高带宽、低延迟片内总线。AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等）；AXI4-Lite：用于简单、低吞吐量的内存映射通信(例如，与控制寄存器和状态寄存器之间的通信)；AXI4-Stream ：高速流数据（视频、图像等流式数据）；=================================================AXI4 和 AXI4-Lite 都遵循内存映射协议，两种.

AMBA® AXI4（高级可扩展接口 4）是 ARM® 推出的第四代 AMBA 接口规范，AMBA（Advanced Microcontroller Bus Architecture）是片上总线标准，包含AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和APB（Advanced Peripheral Bus）。AXI4 接口的主要优势随着 IP 通用用户接口普遍采用 AXI4 标准，Xilinx 用户将从中受益。AXI4 具有：

        实现 N 进制计数器（N小于等于100），计数器输入时钟 clk（上升沿有效），复位（Quartus使用rst_n，低电平有效；Vivado中使用rst，高电平有效），同步复位方式，复位有效时输出为0，复位无效时输出计数数据，在仿真中设置成十进制无符号数显示。         提示：可以使用parameter定义，并在TestBen

1.偶数分频简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。2.奇数分频奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电平的计数是(N-1)/2+1 ~ (N-1)，共(N-1)/2个clk周期，可见不是50