DengFengLai123的博客

从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；使用 ICG 集成门控的库或者原语，应该是不需要考虑的（如果要使用门控时钟，也只能用库或者原语，自己写的还是别用了）。使用下降沿的目的，保证时钟高电平时，输出端不会发生变化，跳变只出现在时钟的低电平区间。（2）ena 高电平开启门控，ena 的电平跳变必须在时钟的低电平区间；

脸皮要厚，要进行拉锯战，这个是为自己在争取权益，既然是出来出卖劳动力，就把自己卖个好价钱。当然，谈薪的最根本还是自身实力，今天所说的只是让你把20谈到22。

1.题目四选一选择器——>刷题地址2.代码2.1写法1——三目运算符?:assign语句+三目运算符?:`timescale 1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel,output[1:0]mux_out);assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);endm...

2023届实习、秋招必备的基础知识目录，可以根据本目录查缺补漏。作者：DengFengLai123，FPGA探索者。（1）MOS管门电路，非门、与非、或非结构；（2）低功耗设计，静态功耗、动态功耗；（3）跨时钟域处理，单bit（快->慢，慢->快），多bit异步FIFO，DMUX；（4）FIFO的相关扩展，同步FIFO实现、异步FIFO结构、格雷码、FIFO深度计算；（5）FSM有限状态机，米利型、摩尔型、序列检测、序列产生；（6）亚稳态，原因、解决方法；（7）锁

完整工程代码在【FPGA探索者】回复【CRC】获取。用Verilog实现CRC-8的串行计算，G(D)=D8+D2+D+1，计算流程如下图所示：一、分析CRC循环冗余校验码（Cyclic Redundancy Check），检错码。（1）该题目所述为CRC-8，即输出8位CRC校验值，给定一段长为N-bit的有效输入序列，输出(N+8)-bit的数据，其中前N-bit数据为输入的原始数据，添加的8-bit数据为CRC校验数据；（2）该CRC-8的生成多项式为G(D)=D8+D

声明：/*********************************************************文章首发于公众号，原创作者为【公众号/知乎：FPGA探索者】【CSDN博主：DengFengLai123】转载需保留此声明**********************************************************/2021届的秋招试题，2020年8月的题目。目前应该是独一份，存到现在了。修改如下：13题，答案没问题，对D的解析写的手滑了，应该是

第1讲 使用Vivado相关软件设计FPGA的流程第2讲 用三个DEMO讲解如何在设计中使用IP第3讲 Vivado仿真…第10讲 Vivado的IO端口和时钟的物理约束、设计技巧第11讲 Vivado设计技巧（Tcl命令、IP、保存ILA数据）第12-18讲 Vivado时序分析XDC、时钟约束、set_false_path、set_multicycle_path、set_input_delay、set_output_delay…第22-34讲Xilinx UltraFast设计方法学（时

目录一、为什么要调制二、幅度调制1、AM调制2、抑制载波的双边带调制（DSB）3、单边带（SSB）4、残留边带（VSB）5、性能分析三、Matlab实现1、调制2、非相干解调3、相干解调四、FPGA实现1、AM信号非相干解调2、DSB信号相干解调一、为什么要调制  调制（modulation）就是对信号源的信息进行处理（低频），加到载波上（高频），使其变为适合于信道传输的形式。无线电传输时，频率越高，波长越小，发射时需要的天线也越短。  式中，λ为波长（m）；c为电磁波传播速度（光速3*10^8

初学 FreeRTOS：（1）使用 ZC706 开发板测试 PS 端网口（Echo，lwIP协议栈）；（2）配合操作 PL 端 LED（直接驱动和使用消息队列两种方式）；（3）PS 端串口 UART 打印调试信息；（4）QSPI 固化（Dual Quad SPI Parallel 8 bit模式）。ZC706中，MAC 控制器与 PHY 通过 RGMII（Reduced Gigabit Media Independent Interface）接口进行连接，实现千兆网。一、工程概述1.开发板配置

转载自 博客 FPGA基础学习(7) – 内部结构之CLB，博主：肉娃娃目录1. 总览2. 可配置逻辑单元2.1 6 输入查找表（LUT6）2.2 选择器（MUX）2.3 进位链（Carry Chain）2.4 触发器（Flip-Flop）参考文献：一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布

相关文章1.Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 原理图法利用 ROM 存储波形实现DDS（1）2.FPGA仿真必备（1）——Matlab生成.mif文件——JPG图片转.mif文件——Matlab生成.txt文件3.MATLAB与FPGA数字信号处理（数字滤波器设计）、无线通信、图像处理、信道编码系列1.系统参数及框图ROM 存储一个正弦波完整波形，存256个点，每个点进行 8 bit 量化，使用 Matlab 产生 .coe 存储器文件，加载到 R

        实现 N 进制计数器（N小于等于100），计数器输入时钟 clk（上升沿有效），复位（Quartus使用rst_n，低电平有效；Vivado中使用rst，高电平有效），同步复位方式，复位有效时输出为0，复位无效时输出计数数据，在仿真中设置成十进制无符号数显示。         提示：可以使用parameter定义，并在TestBen

1.偶数分频简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。2.奇数分频奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电平的计数是(N-1)/2+1 ~ (N-1)，共(N-1)/2个clk周期，可见不是50

一、选择题1.在不影响逻辑功能的情况下， CMOS与非门的多余输入端可 ______。A.接高电平B.接低电平C.悬空D.通过电阻接地答案 ：A解析 ：CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为1。CMOS与门、与非门：多余端通过限流电阻（500Ω）接电源；CMOS或门、或非门：多余端通过限流电阻（500Ω）接地；TTL与门、与非门：（1）将多余输入端接高电平，即通过限流电阻与电源相连接；（2）通过大电阻（大

整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。一．单选题1.关于跨时钟域电路的设计，以下说法正确的是:A: 信号经两级D触发器同步后即可进行跨时钟域传递B: 跨时钟域电路存在亚稳态风险，最好避免使用C: 跨时钟域电路中一定存在亚稳态D: 采用单一时钟的电路也可能产生亚稳态答案：B 或 D（答案暂不确定）解析：4 种方法跨时钟域处理方法（1）打两拍,两级触发器同步——单bit数据跨时钟域处理，适用于慢时钟域数据到快时钟域；（2）异步双口

1. mif 文件MIF(Memory Initialization File)，内存初始化文件，用于 Altera / Intel 的 FPGA 器件的 RAM 或 ROM 配置。例如：（1）图像处理中，使用 ROM 存储图片或字体信息，进行图像的先关处理或者VGA显示的字模、固定图片等；（2）数字信号处理中，使用 ROM 存储 FIR 滤波器等所需的滤波系数；（3）DDS 信号发生器中，部分实现方式采用 ROM 存储一个周期的采样波形，通过以不同间隔的读取方式输出不同频率的波形；mif 文件

MATLAB 与 FPGA无线通信、图像处理、数字信号处理系列1、题目要求输入32-bit数据，若是2的N次方（如1=20，2=21）,输出1，否则输出0，复位时输出高阻态。2、检测思路当且仅当输入的32bit数据有1bit为1，而其他位均为0时，输入的data是2的幂次方，所以将输入的32位数据的每一位相加，若结果为1则是2的幂次方，设计输出result为1；若结果为1则不是2的幂次方，...

本文转载自：Verilog中状态机编码方式的选择文章很不错，看到几篇转载此文章的，但是都没有标明出处，我能找到的最早的文章是2012年博主“一个人游”的文章，转载至此，如有其他原创请联系博主修改或删除此博客。在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。 若使用格雷编码，则相邻状...

1.计数器原理在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。计时实现只需累加即可。计数器虽然简单，但是在多种场合都有应用，比如产生ROM地址、分频、状态机等。比如：Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 利用 ROM 存储波形实现DDS（1）2.代码编写（1）新建工程第一页配置工程存放路径、工程名、顶层...

系统框图基于FPGA的DDS信号发生器系统框图如下图所示，采取查表法。（1）对一个完整周期的波形进行采样，将采样点存在ROM中；（2）依次给出ROM的访问地址，即可输出一个完整的波形；（3）通过设置不同的频率控制字可以让ROM的访问地址以不同的步进值访问，这样起到改变输出波形的频率的作用；（4）通过设置不同的相位控制字可以让ROM的访问时的初始地址改变，这样起到改变输出波形初始相位的...

MATLAB 与 FPGA无线通信、图像处理、数字信号处理系列基于FPGA的实时边缘检测系统设计，sobel边缘检测流水线实现        图像的边缘是图像在亮度级上的阶梯变化的位置，因此可以通过来一阶微分增强边缘的变化，以此检测边缘位置；二阶导数对图像函数的一阶导数求导，能够使检测到的边缘更加的精细。      &nb...

1. 实验内容FIFO实验与仿真验证。2. 实验步骤（1） 新建工程（2） 新建VHDL Module文件；（3） 编写VHDL文件，编译运行；（4） 新建仿真文件VHDL Test Bench；（5） 编写仿真文件；（6） 编译运行，观看仿真图形；（7） 得出实验结果，验证是否正确。3. 实验结果（1） 仿真激励rst <= '0'; write_en <=...

     有符号数的计算在 Verilog 中是一个很重要的问题（也很容易会被忽视），在使用 Verilog 语言编写 FIR 滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数，这样在计算时没有出现问题（实际在之前的程序中遇到了有符号和无符号数的问题，最后滤波结果不对，博客的程序是已经改正过的），下面...

matlab 与 FPGA 图像处理系列（1）基于FPGA的实时边缘检测系统设计，Sobel边缘检测，FPGA实现Sobel图像边缘检测，FPGA图像处理，MATLAB图像边缘检测matlab 与 FPGA无线通信、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR滤波器（2）——Vivado调用IP核设计FIR滤波器（3）—— Matlab 与 Viva...

在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。并行结构即并行实现 FIR 滤波器的乘累加操作，数据的处理速度较快，使用多个乘法器同时计算乘法操作，数据输入速率可以达到系统处理时钟的速率，且与阶数无关；...

在 FPGA 实现 FIR 滤波器时，最常用的是直接型结构，简单方便，在实现直接型结构时，可以选择串行结构/并行结构/分布式结构。串行结构即串行实现 FIR 滤波器的乘累加操作，数据的处理速度较慢。N 阶串行 FIR 滤波器，数据的输入速率 = 系统处理时钟速率 / 滤波器长度(N+1)，本例使用 7 阶串行，系统时钟 32 MHz，这样数据的输入速率（也是采样速率）为4 MHz；（3）Mat...

本讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析，预计第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。上一讲 Matlab 与 Vivado 联合仿真 FIR 滤波器1.添加DDS的IP核（1）新建一个原理图文件，添加DDS的IP。（2）DDS配置12处：系统时...

matlab与FPGA无线通信、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR滤波器matlab与FPGA无线通信、FPGA数字信号处理系列（2）——Vivado调用IP核设计FIR滤波器**本讲使用 matlab 产生待滤波信号，并编写 testbench 进行仿真分析，在 Vivado 中调用 FIR 滤波器的 IP 核进行滤波测试，**下一讲使用两个 ...

matlab与FPGA无线通信、FPGA数字信号处理系列（1）——通过matlab的fdatool工具箱设计FIR滤波器本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析，预计第五讲或第六讲开始编写ve...

摘要：本文设计了一种基于 FPGA 的实时边缘检测系统，使用OV5640 摄像头模块获取实时的视频图像数据，提取图像边缘信息并通过 VGA显示。FPGA 内部使用流水线设计和并行运算加速算法，利用乒乓操作和 SDRAM 缓存图像，可以实时提取视频图像的边缘特征。文中对比了 MATLAB 和 FPGA 的处理效果，由于 FPGA 对算法采取了硬件加速，所以相较于 MATLAB 等计算机软件实现方式...

以99阶FIR低通滤波器为例，学习使用matlab的fdatool工具箱设计滤波器，并将滤波器系数导出到.coe文件，联合Vivado进行FPGA的FIR滤波器设计。本文滤波器参数为：低通FIR滤波器，窗函数设计，采用布莱克曼窗，99阶，抽样频率32MHz，通带频率1.5MHz，适用窗函数时截止频率不需要设定，根据选定的窗函数和阶数决定截止频率。1.打开matlab2.命令行输入fdato...

在HLS中用C语言实现8192点FFT，经过测试，实验结果正确，但是时序约束不到100M的时钟，应该是设计上的延时之类的比较大，暂时放弃这个方案，调用HLS中自带的FFT库（hls:fft）hls_fft.h。实际上，在HLS中调用该库实现FFT，其实是Vivado中的那个FFT核实现的，但是HLS中的配置和给定输入输出数据比较方便，并且对其外部封装其他类型的总线接口非常容易。1.hls_fft...

OFDM中调制使用IFFT，解调使用IFFT，在OFDM实现系统中，FFT和IFFT时必备的关键模块。在使用Xilinx的7系列FPGA（KC705）实现OFDM系统时，有以下几种选择：（1）在Vivado中调用官方的FFT的IP核（AXI-Stream总线）；（2）在Vivado HLS中调用官方的FFT的IP核（内部FFT通信AXI-Stream总线），可以自己增加外部封装接口类型；（3...

1 报错类型[filemgmt 20-1741] File ‘xxx.h’ is used by one or more modules；[filemgmt 20-1741] File ‘xxx.v’ is used by one or more modules, but with different contents, and may lead to unpredictable result...

1、问题描述在HLS中使用c++编写程序，使用到了复数complex类型，综合没问题，在C仿真时对复数赋值的地方报错。（1）top.h#ifndef __TOP_H#define __TOP_H#include <iostream>#include <complex>#include <ap_int.h>#include <ap_fixe...

FIR输出高阻态原因ram_out代码ram_out代码作用：当ram的输出为高阻态时，ram_out输出0（即此时滤波系数为0），否则将ram的输出寄存一个时钟后输出，这样ram的输出波形就能和HLS仿真中的一致（延时了1个时钟），而不再会因为滤波器系数存在高阻态造成滤波输出为高阻态。module ram_out( ram_clk, data_in, data_ou...

系统框图器件xq7a50tfg484-2I，两个DDS，输入时钟100MHz，输出分别为8MHz和12MHz，位宽为16位，相乘后输出位宽32位，三角函数积化和差得4MHz信号和20MHz信号，滤波器设计采用Filter Solutions 2015，截止频率10MHz，采样率100MHz，Hamming窗，11阶，所得系数同时扩大100倍后四舍五入得到整数存入单口RAM，调用VIVADO HL...

使用官方C代码实现FIR参考资料：不同点说明程序结构C语言代码仿真综合参考资料：教程——基于HLS实现FIR滤波器https://blog.csdn.net/LZY272942518/article/details/46730303Vivado HLS之滤波器实现https://blog.csdn.net/smilencezq/article/details/39054975Vivado ...

通信原理–信道编码–卷积码编码本文介绍（2,1,2）卷积编码的FPGA实现，采用有限状态机，参考资料如下： - 无线通信FPGA设计.田耘,徐文波,张延伟.电子工业出版社.2007 - 通信原理（第7版）.樊昌信,曹丽娜.国防工业出版社. - https://blog.csdn.net/zhouxuanyuye/article/details/73729754 - https://bl...

参考资料：https://blog.csdn.net/qq_39210023/article/details/77456031（本篇的sin和cos程序可用，参考此篇写出我的actan）https://blog.csdn.net/messi_cyc/article/details/77966457https://wenku.baidu.com/view/6c6...