DengFengLai123的博客

58道Verilog题目代码，包含时钟分频、跨时钟、组合逻辑、FSM状态机等

1.题目用verilog实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。`timescale 1ns/1nsmodule odd_sel(input [31:0] bus,input sel,output check);//*************code***********////*************code***********//endmodule2.解析2.1奇偶校验通常所说的奇偶校验：奇校验：...

1.题目用verilog实现两个串联的异步低电平复位的T触发器的逻辑。这个题目的重点是要关注异步低电平复位。不得不读的 FPGA 设计白皮书——Xilinx FPGA 复位策略白皮书翻译（WP272）【FPGA探索者】联发科数字IC简答题（9）——异步复位同步释放问题2.解析2.1T触发器边沿T触发器：输入为1时下个时钟触发沿输出翻转；输入为0时下个时钟触发沿输出保持。边沿D触发器，输入为1时下个时钟触发沿输出为1，输入为0时下个时钟触发沿输出为0。所以关于...

        实现 N 进制计数器（N小于等于100），计数器输入时钟 clk（上升沿有效），复位（Quartus使用rst_n，低电平有效；Vivado中使用rst，高电平有效），同步复位方式，复位有效时输出为0，复位无效时输出计数数据，在仿真中设置成十进制无符号数显示。         提示：可以使用parameter定义，并在TestBen

1.偶数分频简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。2.奇数分频奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电平的计数是(N-1)/2+1 ~ (N-1)，共(N-1)/2个clk周期，可见不是50

MATLAB 与 FPGA无线通信、图像处理、数字信号处理系列1、题目要求输入32-bit数据，若是2的N次方（如1=20，2=21）,输出1，否则输出0，复位时输出高阻态。2、检测思路当且仅当输入的32bit数据有1bit为1，而其他位均为0时，输入的data是2的幂次方，所以将输入的32位数据的每一位相加，若结果为1则是2的幂次方，设计输出result为1；若结果为1则不是2的幂次方，...

本文转载自：Verilog中状态机编码方式的选择文章很不错，看到几篇转载此文章的，但是都没有标明出处，我能找到的最早的文章是2012年博主“一个人游”的文章，转载至此，如有其他原创请联系博主修改或删除此博客。在Verilog中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。 若使用格雷编码，则相邻状...

1.计数器原理在时钟作用下，输出信号从0开始，每个时钟的上升沿输出加1。当复位信号有效时，输出清零。计时实现只需累加即可。计数器虽然简单，但是在多种场合都有应用，比如产生ROM地址、分频、状态机等。比如：Matlab与FPGA数字信号处理系列——DDS信号发生器——Quartus ii 利用 ROM 存储波形实现DDS（1）2.代码编写（1）新建工程第一页配置工程存放路径、工程名、顶层...

     有符号数的计算在 Verilog 中是一个很重要的问题（也很容易会被忽视），在使用 Verilog 语言编写 FIR 滤波器时，需要涉及到有符号数的加法和乘法，在之前的程序中我把所有的输入输出和中间信号都定义成有符号数，这样在计算时没有出现问题（实际在之前的程序中遇到了有符号和无符号数的问题，最后滤波结果不对，博客的程序是已经改正过的），下面...