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原创 FPGA Verilog RTC时钟设计

接下来就可以做顶层模块了，处理一下CSR，EOF0，EOF1寄存器的逻辑，处理外部来的load信号，做一个边沿检测，一次load只置位一次，把RTC，ALARM，时钟分频例化一下，接口封装成二维数组。因为有置位要求，那就得给寄存器一个地址，所以先整一个全局include文件存寄存器地址，复位值，溢出值等等。老师留的实验作业让做一个完整功能的RTC时钟，BCD编码，可复位置位，闰年修正，星期自动计算，闹钟功能。rtc模块只需例化该模块，然后处理一下计数信号，复位信号，处理大月小月二月，处理闰年，处理星期。

2024-09-03 12:22:50 1242

原创 Verilog 设计HSV2RGB模块实现WS2812色彩控制

用FPGA驱动WS2812灯珠，虽然灯珠接收编码是RGB格式，但是HSV色彩空间比RGB更直观，写渐变色、过渡色更方便，更符合人眼逻辑。注意那个clk，这个模块我设定是延迟1个时钟周期输出，我在板子上跑100M时钟是一点问题没有，综合布线没有时序问题。（忽略那个不亮的灯还有后面的所有灯，我估计是那个灯坏了）100M时钟，1级流水。有兴趣可以自己推一下，要注意除法有的地方是向下取整，最后推出来的公式很简洁。参数化设计，设置了HSV色深（虽然HSV没有色深一说，但这里就是指位宽），RGB色深。

2024-09-02 21:48:09 554

空空如也

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