首先借用开源的axi_master模块,首先我用XHDL工具把VHDL转成了Verilog,并将其打包成了IP,名为axi_lite_master_vlog_v1_0。
用户侧handshake接口如下所示,依次表示:写请求,读请求,写完成,读完成,写数据,写地址,读数据,读地址。当然要注意一下接口方向。
axi lite master端接口如下所示:
axi litemaster端的读写地址输出有如下加法操作
其中,C_M_TARGET_SLAVE_BASE_ADDR为用户定义的基地址,在Vivado Block Design设计中,axi slave器件都有一个基地址。
测试工程Block Design设计如下。工程下载链接:
CSDN:https://download.csdn.net/download/dimples_Song/12018007
BRAM由axi bram ctrl控制。user_rw模块是自己根据上述用户接口编写的测试代码。
在address editor界面,设定axi_bram_ctrl_1的偏移地址为0xA000000,同时给axi_lite_master_vlog_0模块的基地址定义为0xA0000000,如下图:
使用Vivado自带的仿真工具,查看波形。读写测试模块的读写地址和数据如下:
到axi_lite_master_vlog模块输出端口看到地址都加上了偏移量0xA0000000。
读写数据保持一致,读写正常。
记录一下这个学习过程,不懂的可以留言,看到第一时间回复。