FPGA学习(2)-新手常见问题

1.不约束管教位置和名称，让编译通过

假如工程就是有些信号暂时没法指定管脚呢，比如顶层设计端口包含串口，LED、按键，此时只想验证按键和串口，LED由于当前硬件限制没有对应的物理电路，没法确定管脚。

这种情况可以使用一句脚本语言来暂时忽略该限制。只需要创建一个tcl脚本，在脚本中输入下述内容即可，就能编译通过。

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]    //没有指定电平标准
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]    //没有指定端口

相关链接：【Vivado常见问题】【DRC NSTD-1 DRC UCIO-1】无法生成bitstream（部分管脚位置或电平未指定） - Vivado软件使用和设置 - 芯路恒电子技术论坛 - Powered by Discuz! (corecourse.cn)https://www.corecourse.cn/forum.php?mod=viewthread&tid=28455&highlight=%E6%97%A0%E6%B3%95%E7%94%9F%E6%88%90

2.  如何关闭已经开始运行的伤真

3.修改了源码，如何重新仿真

修改源码保存后，直接重新仿真，仿真后的波形与修改代码之前一样，没有改变。选择simulation-realunch simmulation，或者上方的更新符号，可以看到输出已经变了。

 有时候看波形不是很对应，Rename可以进行重命名，更好的对应。

    4.如何添加子模块的信号波形，并对子模块波形分组
   

 此时端口都已经加进去，但波形没有显示出来，再点击一下更新符号，波形即显示出来。

选中要合在一起的几个组，选择new group。

5.仿真报错找位置

点击simulation后，出现报错页面，打开message。1是程序界面下方的Messages栏中有相关错误信息。2是去找到对应的位置。

错误修改完成程序无误后，点击垃圾桶图标才能够将错误删除。