Verilog编程testbench的注意事项

对于新手，编写Verilog代码，仿真，最开心的是变化的波形图，最讨厌各种报错，或无错而输出为高阻态。

最近在写代码，调试的时候遇到的问题，以及心得，在此做一归纳总结。

1 Verilog中变量一定写在代码最前面，否则报错。这点不如C++灵活。
2 Verilog中各种语句一定最好写上begin end，否则各种奇葩错误。
3 Verilog中各种$语句一定在某个代码块中，而不是单独成行，否则各种报错。
4 Verilog中testbench代码，确定一定处理初始化，即首先置位，再进行复位，然后进行之后的运行，否则，变量处于未确定的值，仿真图形中变量为红色没有值的变化，让人误以为没有执行该部分代码。