SystemVerilog验证编译错误：关于动态变量的赋值问题

今天遇到一个编译错误，
如下：
Reference to automatic variable and elements of dynamic variables is not allowed outside procedual blocks.

对应报错的那行语句是：
assign a = model.path.a.value;
其中，model是对应的寄存器模型。
因为model.path.a.value是一个automatic的值，所以这里报错。

解决办法是:
将原来的
assign a = model.path.a.value;
改成
always @ （posedge clk）begin
a = model.path.a.value;
end
就行了