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SystemVerilog
evolone
这个作者很懒,什么都没留下…
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System Verilog的task与function,以及task的接口信号与function的返回值
最近写代码,调试过程中,踩了无数坑,摘取一些作为记录。以备之后查看。1.Task和function不同点:Task,只用来仿真调试,可以有延迟。Function,可以综合成一堆组合电路,所以,不能加延迟。相同点:内部信号包括global和local都是static的,所以就算有初值,也必须每次用的时候,重新赋值。(这与C语言等高级语言不同,C等语言,内部变量,都不是static,每次...原创 2019-11-15 14:44:31 · 3213 阅读 · 1 评论 -
SystemVerilog验证编译错误:关于动态变量的赋值问题
今天遇到一个编译错误,如下:Reference to automatic variable and elements of dynamic variables is not allowed outside procedual blocks.对应报错的那行语句是:assign a = model.path.a.value;其中,model是对应的寄存器模型。因为model.path.a...原创 2019-03-12 09:35:28 · 2281 阅读 · 0 评论 -
AI芯片:SystemVerilog Debug常用的参考数据--16进制数/半精度浮点数
作为AI芯片设计验证工程师,会用到SystemVerilog/Verilog等硬件语言去写设计代码。写好设计代码后,都会自己先简单测试一下。目前的AI芯片,不再选择传统的单精度和双精度浮点数作计算,而是选择半精度浮点数,如果做了量化,还会选用8bit的定点数。以下是一些常用到的测试数据。1. 16进制数16进制数:十进制数0000(0):00001(1):10010(2):200...原创 2019-03-29 10:50:15 · 1700 阅读 · 0 评论