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个人简介:单片机C语言程序设计、FPGA的Verilog程序设计、硬件Altium Designer开发、图像处理

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3.3V晶振能否给5V元器件提供时钟?

发布问题 2025.01.06 ·
3 回答

JTAG接口进行SWD模式下载的接线方法

JTAG进行SWD接线
原创
发布博客 2024.12.12 ·
241 阅读 ·
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LT1963AES8的1脚在哪里?

发布问题 2024.06.17 ·
3 回答

LTM4622AIY电路出现的问题

LTM4622A的问题
原创
发布博客 2024.06.14 ·
468 阅读 ·
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proteus8.9 示波器放大

1. 打开放大:Windows徽标键 + 加号2. 取消放大:Windows徽标键 + ESC
原创
发布博客 2024.03.08 ·
2594 阅读 ·
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MFC中的Button修改颜色的方法

【代码】MFC中的Button修改颜色的方法。
原创
发布博客 2023.09.06 ·
2433 阅读 ·
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MFC删除Button控件具体操作

【代码】MFC删除Button控件具体操作。
原创
发布博客 2023.09.06 ·
887 阅读 ·
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Verilog——`include等预编译指令实例

Verilog与C语言包含头文件类似的预编译指令包括以下:`define`include`ifdef`elsif`else`endif需要注意** `define指令后面对.vh文件的引用必须包含文件的绝对路径**!下面是使用预编译指令的一个实例。head.vh文件代码//head.vh//`define CAL_SUM`define CAL_MINUScal.v文件代码//cal.v`include "D:\\fengtao\\study\\models
原创
发布博客 2022.04.14 ·
2435 阅读 ·
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Verilog——一个简单仲裁器的实现

Verilog——一个简单轮询仲裁器的实现仲裁器基本功能仲裁器(arbiter) 的主要功能是,多个source源同时发出请求时,根据当前的优先级来判断应响应哪一个source。仲裁器分为轮询仲裁器(Round-Robiin)和固定优先级仲裁器(Fixed-Priority)。轮询仲裁器对各个source的响应优先级随各个source请求轮询变化,最终对各个source的优先级是较为均衡的。轮询仲裁的规则是当0、1、2、、、N-1个source信号源同时向仲裁器发出请求时,初始情况下source 0
原创
发布博客 2022.04.12 ·
4013 阅读 ·
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Python pip install 下载出错的解决办法

通过清华Python第三方库,下载安装包进行安装的具体实现方法
原创
发布博客 2022.02.06 ·
2385 阅读 ·
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Verilog——格雷码和二进制码转换的Verilog实现

格雷码和二进制码转换的Verilog实现1. 二进制码转换为格雷码:转换原则:格雷码最高位gray[N]等于二进制码最高位gray[N],格雷码第n位等于二进制码第(n+1)位异或二进制码第n位,n∈[0,N-1],即:gray[N] = binary[N]gray[n] = binary[n+1] ^ binary[n], 其中n∈[0,N-1]二进制码转换为格雷码的verilog模块实现:`timescale 1ns/1psmodule bin2gray#( par
原创
发布博客 2021.11.26 ·
2952 阅读 ·
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verilog使用$display如何输出一个integer变量的值?

答:

全代码如下:

integer j;
initial 
begin
    j = 0;
    forever begin
        $display("j = %d", j);
        $display("random: %d", $random(j));
        #100;
        j = j + 1;
    end
end

输出结果:

# j = -1375560571
# random: -1769007059
# j =   378476419
# random:  -330662696
# j =  1816820457
# random:  2060141557
# j =   -87342697
# random:  -391171375
# j =  1756311789
# random:  1790130645
回答问题 2021.11.25

verilog使用$display如何输出一个integer变量的值?

发布问题 2021.11.25 ·
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Git极简操作指南(gitee)

Git极简操作指南(gitee)1.最简单的创建(init)、加入(add)、提交(commit)、查看(log)、推送至gitee(remote & push)依次输入以下命令:git initgit add 文件名.xgit commit -m "注释"git loggit remote add origin https://gitee.com/<gitee账号>/<仓库>.gitgit push -u origin mastergitee推送的rem
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发布博客 2021.09.02 ·
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廖雪峰Git教程命令简要记录

廖雪峰Git教程命令简要记录1.创建版本库命令作用重要性***makdir xxx新建xxx目录cd xxx进入xxx目录pwd显示当前目录路径ls -ah显示当前目录的文件vi xxx.txt打开文件xxx.txt进行编辑*cat XXX.txt查看文件xxx.txt**git init将当前目录设置为git管理目录*git add xxx.txt将文件xxx.txt加入到暂存库***git
原创
发布博客 2021.07.27 ·
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Verilog——Chipscope简单实用的使用方法(基于ISE14.7 )

Chipscope使用方法记录FPGA程序设计也避免不了需要进行在线调试工作,但是与单片机或DSP的在线调试工作相比,FPGA的在线调试工作要复杂一些。XILINX的ISE提供了Chipscope工具进行在线调试,在此记录Chipscope的在线调试方法。Chipscope在线调试主要分为两个步骤:生成Chipscope文件项目中Chipscope在线调试1. 生成Chipscope文件最后生成的四个文件分别是:chipscope_ila.vchipscope_ila.ngc
原创
发布博客 2021.07.23 ·
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Python图像处理学习记录

Python图像处理学习记录1.Python中的list和numpy中的array的区别python中的list和numpy中的array是完全不一样的两个东西,list可以存放不同类型的数据,比如int、float和str,甚至布尔型;而一个numpy数组中存放的数据类型必须全部相同,例如int或float。在list中的数据类型保存的是数据的存放的地址,即指针而非数据(底层是C语言,这样想想也很正常),例如a=[1,2,3,4]需要4个指针和四个数据,增加了存储和消耗cpu,而a=np.a
原创
发布博客 2021.05.22 ·
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ISE 启动Modelsim的xilinxcorelib_ver错误

ISE 启动Modelsim的xilinxcorelib_ver错误使用ISE启动Modelsim已经很多次了,都很顺利,可是今天突然出现错误,:# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at"xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim-19) Failed to access librar
原创
发布博客 2021.05.20 ·
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OpenCV4.0在visual studio 2017的初次配置

本文档记录opencv4.0在visual studio2017的初次配置方法。
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发布博客 2021.05.07 ·
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Verilog——时钟3分频

简单实现一个对输入时钟的3分频。相信2分频可能是一个FPGA的初学者最先实现的模块了,但是心里一直有个疑问,3分频如何实现?最近无意中在网络上发现了一个讲解3分频实现的博客,按其方法在Vivado上实现了3分频。
原创
发布博客 2021.03.24 ·
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