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CPU的高速缓存存储器的理解
参考: CPU的高速缓存存储器知识整理有助于理解cpu cache的组织方式和访问方式;基于缓存的存储器层次结构行之有效,是因为较慢的存储设备比较快的存储设备更便宜,还因为程序往往展示局部性:时间局部性:被引用过一次的存储器的位置很可能在不远的将来被再次引用。 空间局部性:如果一个存储器位置被引用了一次,那么程序很可能在不远的将来引用附近的一个存储器位置。1. 通用高速缓存存储器结构介原创 2015-06-22 10:10:22 · 2864 阅读 · 0 评论 -
深入理解Cache
来源:http://blog.chinaunix.net/uid-24774106-id-2777989.html?bsh_bid=340454813存储器是分层次的,离CPU越近的存储器,速度越快,每字节的成本越高,同时容量也因此越小。寄存器速度最快,离CPU最近,成本最高,所以个数容量有限,其次是高速缓存(缓存也是分级,有L1,L2等缓存),再次是主存(普通内存),再次是本地磁盘。寄存器的速度最转载 2015-05-25 15:13:34 · 1541 阅读 · 0 评论 -
理解cache的结构 bank
http://www.mouseos.com/arch/cache.html 讲解cache在intel和AMD之间的区别,并绘有结构图。http://blog.sina.com.cn/s/blog_6472c4cc0102duzr.html 本博客系统的介绍了cache的工作原理。 参考:http://blog.sina.com.cn/s/blog_6472c4cc0102dw61.html转载 2015-05-25 14:08:08 · 5641 阅读 · 3 评论 -
cpu cache中LRU算法所需要的位数
参考:algorithm LRU, how many bits needed for implement this algorithm?问题:在cpu缓存中使用的LRU替换算法需要多少位呢?解决方法: 对于n路相连的缓存来说,LRU每个缓存块需要的位数为log2(n),那么每个set需要的位数就为n*log2(n)。(原文:Assuming you mean a 4-way set-associa原创 2015-07-23 16:16:15 · 16482 阅读 · 10 评论 -
MESI协议-CPU缓存一致性协议
来源:http://blog.csdn.net/realxie/article/details/7317630 英文来源:http://en.wikipedia.org/wiki/MESI_protocol这篇文章讲解的更加详细:http://blog.csdn.net/muxiqingyang/article/details/6615199MESI(Modified Exclusive Shar转载 2015-05-25 14:30:35 · 1677 阅读 · 0 评论