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Vivado下的集成逻辑分析仪ILA 入门

1:  建立工程并准备文件打开Vivado, 并新建一个工程,取名dividerIla ,类型(type),选择RTL Projecct,Default Part 根据你的硬件平台选择。这个一定要选择正确,因为需要下载并运行的。我的平台是AC7010, 选择的是xc7z010clg400-1。接下...

2018-05-15 11:29:13

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Vivado中使用逻辑分析仪ILA

FPGA综合出来的电路都在芯片内部,基本上是没法用示波器或者逻辑分析仪器去测量信号的,所以xilinx等厂家就发明了内置的逻辑分析仪。在vivado中叫 ILA(Integrated Logic Analyzer),之前在ISE中是叫ChipScope。基本原理就是...

2018-05-15 11:28:35

阅读数:95

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xilinx fpga硬件调试

fpga硬件调试 (一)----mark_debug最近两个月开始用Vivado做项目,之前一直用ISE开发,个人觉得ISE方便好用,而Vivado编译又慢,还占内存,打开一个工程就需要好半天,可视化界面感觉也没什么用处,不如模块化的代码来的简单,而且还有一些bug...

2018-05-15 10:19:13

阅读数:864

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zynq中三种GPIO的介绍和实现方式

zMIO和EMIO方式是使用PS部分的GPIO模块来实现GPIO功能的,支持54个MIO(可输出三态)、64个输入和128个输出(64个输出和64个输出使能)EMIO而IP方式是在PL部分实现 GPIO功能,PS部分通过M_AXI_GP接口来控制该GPIO IP模块;另外EMIO模块虽然使用PS部...

2018-05-14 11:45:33

阅读数:51

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基于Zynq的MIO与EMIO的区别和应用

MIO与EMIO的区别与应用1 MIO与EMIO概念MIO:多功能IO接口,属于Zynq的PS部分,在芯片外部有54个引脚。这些引脚可以用在GPIO、SPI、UART、TIMER、Ethernet、USB等功能上,每个引脚都同时具有多种功能,故叫多功能。EMIO:扩展MIO,依然属于Zynq的PS...

2018-05-09 17:32:15

阅读数:114

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xilinx FPGA约束文件

**约束文件实际上就是将你的verilog中定义的端口号与FPGA板子上的IO口建立起联系,也同样是告诉软件该如何分 配你所定义的端口号以生成对应的bit文件。** 下面是关于约束文件的详细内容 1、约束文件的后缀名为.xdc; 2、约束文件中的内容大体分为两类: 1:IO口与端口的链接;...

2018-05-09 16:12:58

阅读数:130

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Vivado自定义IP封装流程

一,概述将已有的FPGA功能模块封装成IP,方便在Vivado中使用。为了增加通用性,使用AXI4-Lite总线作为控制总线,使用AXI4-Stream总线作为数据流总线。二,IP封装流程在Vivado工程中,选择菜单栏中的Tools,然后再下拉菜单中选择Creat and Package IP…...

2018-04-24 17:49:41

阅读数:55

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