数码管显示模块代码实现

最新推荐文章于 2024-07-06 18:05:26 发布

findone2

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文章标签： verilog

本文链接：https://blog.csdn.net/findone2/article/details/107395375

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这篇博客详细介绍了如何使用 Verilog HDL 语言设计数码管显示模块，包括数码管显示的源代码和顶层模块的连接。通过不同的输入信号控制数码管显示不同数值。

摘要由CSDN通过智能技术生成

数码管显示模块：
3.6.1，数码管显示模块的框图：

3.6.2，数码管显示的 VerilogHDL 源代码：
module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7);
input clk_1,lch,jishi,fee,reset;
output hex0,hex1,hex2, hex4, hex5, hex6, hex7;
wire reset;
wire [7:0] lch;
wire [7:0] jishi;
wire [13:0] fee;
reg [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7;
always@(posedge clk_1,negedge reset)
begin
if(!reset)
begin
hex6[6:0]=7’b1000000;
hex7[6:0]=7’b1000000;
hex4[6:0]=7’b1000000;
hex5[6:0]=7’b1000000;
hex0[6:0]=7’b1000000;
hex1[6:0]=7’b1000000;
hex2[6:0]=7’b1000000;
end
case(lch[3:0])
4’b0000:hex6[6:0]=7’b1000000;
4’b0001:hex6[6:0]=7’b1111001;
4’b0010:hex6[6:0]=7’b0100100;
4’b0011:hex6[6:0]=7’b0110000;
4’b0100:hex6[6:0]=7’b0011001;
4’b0101:hex6[6:0]=7’b00