gdgrfga的博客

原创 2021-07-06

作业 p217页

原创 2021-07-06

Verilog 智能抢答计时器结果

原创 2021-07-06

Verilog第二版p109

原创 2021-07-06

Verilog 书本p43页

原创 2021-06-11

Verilog----移位除法器实验 【Verilog移位除法器-哔哩哔哩】https://b23.tv/BPv2Z5

原创 2021-06-11

Verilog — SR锁存器延迟实验 【Verilog SR锁存器延迟模型-哔哩哔哩】https://b23.tv/rH6W7w

原创 2021-06-11

Verilog-独热码状态机实验 【Verilog-哔哩哔哩】https://b23.tv/3ASt2N

原创 2021-06-04

时序逻辑的测试模块 代码去下： module decoder3x8(din,en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if(en) begin dout=8’b1111_1111; ex=1’b1; end else begin case(din) 3’b000:begin dout=8’b1111_1110; ex=1’b

原创 2021-06-04

Verilog HDL 测试模块 代码： module p2s(data_in,clock,reset,load, data_out,done); input [3:0] data_in; input clock, reset ,load; output data_out; output done; reg done; reg [3:0]temp; reg [3:0]cnt; always @(posedge clock or posedge reset ) begin if(reset) begin te

原创 2021-06-04

个人作业; 数电p217页 代码如下： module seqmealy(Clock,Resetn,w,z); input Clock,Resetn,w; output reg z; reg [2:1]y,Y; parameter[2:1]A=2’b00,B=2’b01,C=2’b11; //Define the next state and output combinational circuits always@(w,y) case(y) A:if(w) begin z=0;Y=C; end esle b

原创 2021-06-04

原创 2021-05-07

1：跟上次仿真是一样的用modelsim进行仿真 2：利用quartus进行数学设计之后利用modelsim进行仿真 3：代码如下module add4(S,COUT,CIN,X,Y); output COUT; output [3:0] S; input CIN; input [3:0]X,Y; reg [3:0] S; reg COUT; always @(X ,Y, CIN) {COUT,S}=X+Y+CIN; endmodule module tb_41; wire COUT; wire

原创 2021-05-07

1：跟上次仿真是一样的用modelsim进行仿真 2：利用quartus进行数学设计之后利用modelsim进行仿真 3：代码如下 module fulladd(S,Cout,Cin,A,B); output S,Cout; input Cin,A,B; wire and1,and2,and3,and4; xor (S,Cin,A,B); and (and1,Cin,A); and (and2,A,B); and (and3,Cin,B); or (Cout,and1,and2,and3); endmodu

原创 2021-04-19

数字电路仿真教程 1：先下载好modelsim软件 2：打开quartusru软件，点击左上方file中选择new再点击vilog，打入代码。 3： 4： 5： 6： 7：等待配置

原创 第一次实验

quartus ii安装教程 搜索出来网页前几个就是目标软件，点击下载即可。我这里已经下载好了； 选中 I accept the agreement，点击next 接着软件自动安装中,等待片刻… 最后点击Finish。这就是quartus ii安装教程。 打开电脑搜索目标软件 下载软件，双击并且安装。 ...

原创 第一次实验

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