FPGA-----test bench如何写----总结（1）

FPGA知识点小总结（1）

----------------------------------------------分割线------------------------------------------------------

其实鲁迅在年轻的时候从事过FPGA的工作，他又说了，知识点一点点的去总结，积累下来，的确很重要。

后来师从鲁迅以后，天天都在想师傅说的每一句话，学东西一定得细，细到不能自拔。

----------------------------------------------分割线------------------------------------------------------

  有小伙伴问我，如何写这个test bench 文件，这个问题挺好，是基础问题，但是却是实践当中随时随地都在用的问题。这里做一个小总结，如何写自己需要的test bench。

编写test bench 的目的：

              在我们利用VHDL或者verilog等硬件描述语言去描述完电路以后，会想知道这个电路具体工作性能，但是如果我们写的电路过于庞大，我们不便于直接综合布线

上板验证，并且如果我们只是关心逻辑正确性，并不考虑实际的电路延迟等影响，对于我们最方便的应该是编写仿真文件。

             这就是我们编写仿真文件的目的，那么仿真文件如何写呢？写代码和写作文一样，我们先列一个大纲。

     1.   'timescale 单位/精度

     2.           module test_bench()