Xilinx 7系列FPGA架构之时钟资源（一）

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分类专栏： FPGA器件架构 Xinx FPGA硬件设计 文章标签： FPGA 架构 时钟 时钟输入
于 2021-03-09 21:35:28 首次发布
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引言：从本文开始，我们陆续介绍Xilinx 7系列FPGA的时钟资源架构，熟练掌握时钟资源对于FPGA硬件设计工程师及软件设计工程师都非常重要。本章概述7系列FPGA时钟，比较了7系列FPGA时钟和前几代FPGA差异，总结7系列FPGA中的时钟连接。有关7系列FPGA时钟资源使用的详细信息，请关注后续文章。

  • 时钟资源架构概述
  • 7系列FPGA与前一代FPGA时钟资源差异
  • 时钟资源连接概述

1.时钟资源架构概述

1.1 时钟资源概述

7系列FPGA时钟资源通过专用的全局和区域I/O和时钟资源管理符合复杂和简单的时钟要求。时钟管理块（CMT）提供时钟频率合成、减少偏移和抖动过滤等功能。非时钟资源，如本地布线，不推荐用于时钟功能。

  • 全局时钟树允许同步模块时钟跨越整个FPGA器件。
  • I/O时钟和区域时钟树允许最多为三个垂直相邻的时钟区域提供时钟。
  • 每个CMT包含一个混合模式时钟管理器（MMCM）和一个锁相环（PLL），位于I/O列旁边的CMT列中。

为了提供时钟，每个7系列器件被划分为时钟区域。

  • 时钟区域的数量随器件大小而变化，从最小器件的一个时钟区域到最大器件中的24个时钟区域。
  • 时钟区域包括50个CLB和一个I/O bank（50个I/O&#x
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