Xilinx FPGA时钟及I/O接口规划（二）

引言：Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。或者，定义与封装兼容的其他器件，以便在最终设计需要时更改FPGA器件时，可以实现无缝衔接。建议在时钟和I/O规划前定义这些特殊的属性。

1.1 定义兼容性器件

您可以为设计选择兼容的FPGA，以便在必要时将设计重新定位到其他Xilinx®器件。Vivado工具在与当前目标部件相同的封装中选择兼容的Xilinx设备，以尽可能多地保留I/O分配。这可确保I/O引脚分配在选定的备用器件中可用。定义替代兼容零件，请执行以下操作：

1）建立工程，执行RTL分析或者综合或者实现步骤；

2）上述步骤执行完后，点击任意下图1中任意一个流程；

图1

3）选择Tools > I/O Planning > Set Part Compatibility。