Xilinx FPGA DDR3设计（二）时钟介绍

引言：本文介绍Xilinx FPGA外接DDR3时钟相关参数及配置。

1.DDR3芯片时钟、位宽和数据带宽

以MT41K256M16RH-125为例，DDR3关键时序参数如图1所示。

1.1 DDR3芯片 I/O接口时钟

DDR3器件尾缀-1.25表示器件工作时钟周期为1.25ns，DDR3最大时钟CK/CK#=1/1.25ns=800MHz。

图1、DDR3关键时序参数

1.2 DDR3芯片位宽

图2中所示，芯片MT41K256M16RH-125配置为256M×16表示DDR3芯片位宽16bit。如若FPGA外挂2片该DDR3芯片，则位宽扩展为2*16bbit=32bit。

图2、DDR3芯片型号释义

1.3 D