Xilinx 7系列FPGA架构之器件配置（三）

最新推荐文章于 2024-11-08 16:37:07 发布
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分类专栏： Xinx FPGA硬件设计 FPGA器件架构 文章标签： fpga开发 架构
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本文链接：https://blog.csdn.net/gslscyx/article/details/137935547
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本文详细介绍了7系列FPGA的几种配置模式，包括串行配置（主/从）、主SPI配置、主BPI配置以及SelectMAP配置，强调了各模式的特点、接口连接和注意事项，如CCLK的使用、信号完整性、电源管理等。
摘要由CSDN通过智能技术生成

引言：本文我们继续介绍7系列FPGA器件配置，主要介绍几种常见的配置方案。

1.串行配置模式

在串行配置模式下，FPGA通过每个CCLK周期加载一个配置位进行配置。CCLK是主串行模式下的输出，是从串行模式下的输入。图1显示了基本的7系列FPGA串行配置接口。

图片

图1、7系列FPGA串行配置接口

1.1 从串行配置模式

从串行配置通常用于串行菊花链中的器件，或从外部微处理器或CPLD配置单个器件时（见图2）。除了CCLK的方向外，设计注意事项与主串行配置类似。CCLK必须由外部时钟源驱动。

图片

图2、从串行模式配置举例

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在该模式下，FPGA向外部的非易失性串行数据存储器或者控制器发出CCLK时钟信号，配置数据会以串行方式载入FPGA，在前几代的FPGA中，存储器通常选择Xilinx官方的XCF串行系列存储器，并给出了相应的设计原理图，但在7系列FPGA中，这种方式被放弃了，其官方的配置文档里并无主串配置模式的相关详细描述。FPGA在驱动配置逻辑的内部振荡器中生成配置时钟信号，并在CCLK输出引脚上可见。如下图所示，在该模式下，外部处理器提供配置时钟和并行的配置数据，该模式相对于串行方式来说，配置的速度快，但设计稍微复杂。
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外部控制加载FPGA配置模式，通常称为从模式，也可用于串行或并行数据传输路径。在从模式下，外部处理器、微控制器、DSP处理器或测试器将配置图像下载到FPGA中，如图3所示。自加载FPGA配置模式，通常称为主模式，可用于串行或并行数据传输路径。FPGA内部产生称为称为CCLK的配置时钟信号，FPGA通过闪存发送时钟或地址来控制配置过程。JTAG模式同样是串行配置模式，广泛用于原型制作和板测试。Xilinx UltraScale FPGA有7种配置模式，由模式输入引脚M[2:0]决定。七种模式如图1所示。
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