优化FPGA SelectIO接口VREF生成电路

引言：FPGA设计中使用了各种PCB SelectIO™接口VREF生成电路。有时即使在以前的设计中已经成功的在电路板上设计了VREF生成电路，也会在VREF引脚上发现大量噪声（200–400mV）。大量VREF噪声的存在可能导致高性能SelectIO接口（如宽DDR3存储器接口）的设计裕度损失。本文重点介绍这种VREF噪声的来源，并给出优化PCB SelectIO VREF生成电路的方法。

1. VREF输入

图1显示了FPGA内部VREF电路的简化视图。电路由包含VREF引脚的SelectIO bank的VCCO电源轨供电。FPGA比较器电路呈现高阻抗输入负载（从DC角度来看）。

图1：FPGA VREF电路的简化视图

2. 跟踪要求

通常，SelectIO频带的VCCO电源受到多个源（例如SelectIO开关活动和开关电源谐波）的低振幅、高频噪声。为了获得最大的噪声裕度，这需要由PCB电路产生的VREF电压来实时跟踪