FPGA器件架构
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熟悉并掌握FPGA器件架构，是进阶FPGA设计的必由之路。本专栏详解Xilinx 7系列FPGA器件架构，指导软硬件设计。
FPGA技术实战
定期更新分享Intel FPGA、Xilinx FPGA基础技术入门开发，开发环境使用技巧，FPGA高级进阶设计，代码风格、时序收敛、器件架构、高速硬件设计等知识，项目中积累的工作经验。打造一个纯粹的FPGA技术爱好者家园，大家相互交流沟通，每位成员都能收获成长与进步。
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Xilinx 7系列FPGA架构之器件配置（三）
本文我们继续介绍7系列FPGA器件配置，主要介绍几种常见的配置方案。原创 2024-04-20 08:30:00 · 1817 阅读 · 0 评论 -
Xilinx 7系列FPGA架构之器件配置（二）
本文我们介绍下7系列FPGA的配置接口，在进行硬件电路图设计时，这也是我们非常关心的内容，本文主要介绍配置模式的选择、配置管脚定义以及如何选择CFGBVS管脚电压及Bank14/15电压。原创 2024-04-19 17:30:00 · 1665 阅读 · 0 评论 -
Xilinx 7系列FPGA架构之器件配置（一）
本系列博文描述7系列FPGA配置的技术参考。作为开篇，简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。本文描述的配置方法和功能适用于所有7系列家族器件，只有少数例外。原创 2024-04-19 12:00:00 · 712 阅读 · 0 评论 -
Xilinx FPGA收发器参考时钟设计应用
引言： 晶振是数字电路设计中非常重要的器件，时钟的相位噪声、频率稳定性等特性对产品性能影响很大。本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考。通过本文，可以了解到：Xilinx FPGA收发器参考时钟设计要点可编程晶振SI570设计方法1.Xilinx FPGA收发器参考时钟设计要求1.1参考时钟接口要求...原创 2020-04-23 22:55:23 · 4117 阅读 · 2 评论 -
Xilinx 7系列FPGA架构之时钟资源（一）
引言：从本文开始，我们陆续介绍Xilinx 7系列FPGA的时钟资源架构，熟练掌握时钟资源对于FPGA硬件设计工程师及软件设计工程师都非常重要。本章概述7系列FPGA时钟，比较了7系列FPGA时钟和前几代FPGA差异，总结7系列FPGA中的时钟连接。有关7系列FPGA时钟资源使用的详细信息，请关注后续文章。时钟资源架构概述 7系列FPGA与前一代FPGA时钟资源差异 时钟资源连接概述1.时钟资源架构概述1.1 时钟资源概述7系列FPGA时钟资源通过专用的全局和区域I/O和时钟资源管理符合复原创 2021-03-09 21:35:28 · 7204 阅读 · 3 评论 -
Xilinx 7系列SelectIO结构之SelectIO逻辑资源（二）
引言：本文我们介绍SelectIO重要的IDELAY及IDELAYCTRL资源，它们主要用于调整I/O时序延迟，比如调整ADC采集时钟和ADC采集数据I/O之间的时序关系等等。具体内容包括：IDELAY资源概述、端口及使用 IDELAYCTRL资源概述、端口及使用1.输入延迟资源（IDELAY）每个I/O模块都包含了一个可编程的延迟原句，称作IDELAYE2。IDELAY可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块。IDELAY2是一个可编程的31阶原创 2020-06-07 22:24:56 · 3952 阅读 · 1 评论 -
Xilinx 7系列SelectIO结构之IO标准和端接匹配（二）
引言：本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。具体内容包括：LVDCI电平标准 LVDCI_DV2电平标准 HSLVDCI电平标准 HSTL电平标准1. LVDCI电平标准图1、LVDCI I/O可用的bank类型LVDCI接收器本质上和LVCOMS接收器一样。7系列器件HP I/O提供可控阻抗输出驱动器以匹配串行端接，而不需要外部源端电阻。阻抗通过外部公共的参考电阻进行设置，阻抗等于传输线特征阻抗。DCI I/O标准支持LV..原创 2020-05-26 19:56:13 · 3055 阅读 · 0 评论 -
Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（二）
引言：在上一篇文章中，我们介绍了DCI的一些理论知识，本文我们重点介绍一下内容：7系列FPGA DCI使用规则 DCI在HSTL和SSTL I/O标准中的使用举例1.7系列FPGA DCI I/O标准7系列FPGA所有DCI I/O标准如图1所示。图1、系列FPGA所有DCI I/O标准为了在7系列FPGA中正确使用DCI：1）基于I/O bank所使用的IOSTANDARDs，VCCO管脚必须连接到恰当的VCCO电压；2）正确的DCI I/O缓冲器必须在软件中使用，可以通过原创 2020-05-20 21:55:56 · 1659 阅读 · 0 评论 -
Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（一）
引言：随着FPGA容量越来越大，系统时钟速度越来越快，PC电路板设计和制造更加困难。随着更快的信号边沿速率，保持信号完整性成为关键问题。PC电路板必须恰当的端接避免反射和振铃。本节我们介绍Xilinx器件DCI技术，包括以下内容：DCI技术概述 DCI级联技术 DCI端接方式1.DCI技术概述图1、信号过冲波形为了端接PCB走线，附加的电阻需要添加到接收器或者驱动器以匹配走线阻抗。然而随着随着器件I/O数量增加，附加的电阻会增加电路板面积和组件数量，在某些情况下增加电路板尺寸是不可能的原创 2020-05-19 22:54:35 · 5756 阅读 · 3 评论 -
Xilinx 7系列SelectIO结构之IO属性和约束
引言：通过属性或者约束可以访问7系列FPGA I/O资源某些特性。本文我们介绍和I/O资源相关的属性和约束：DCI_CASCADE约束 位置约束（LOC）约束 IOSTANDARD属性 IBUF_LOW_PWR属性 SLEW约束 输出驱动电流强度 上拉/下拉/keeper 差分端接属性（DIFF_TERM） VCCAUX_IO属性1.DCI_CASCADE约束DCI_CASECADE约束定义了一个DCI主bank和它对应的从bank。该属性使用以下语法在.XDC文件中进行约束。.原创 2020-05-16 11:19:53 · 7523 阅读 · 2 评论 -
Xilinx 7系列FPGA架构之SelectIO结构（二）
引言：7系列FPGA支持非常宽的I/O电压标准，本文介绍以下典型的I/O电压标准及端接匹配电路：LVTTL I/O标准 LVCMOS I/O标准 TMDS I/O标准 LVDS和LVDS_25 I/O标准1 .LVTTL（低压TTL）LVTTL支持的I/O bank类型如图1所示。图1、LVTTL可用的I/O bank类型LVTTL是一般用于3.3V外设接口中，它使用单端COMS输入缓冲器和推挽输出缓冲器。该标准要求3.3V输出源电压（Vcco），但是不要求参考电压（VREF）或原创 2020-05-10 08:38:37 · 2297 阅读 · 0 评论 -
Xilinx 7系列FPGA架构之SelectIO结构（一）
引言：从本文开始我们介绍Xilinx 7系列FPGA的SelectIO资源结构及使用，我们在进行FPGA外设硬件及软件设计时，如ADC、PHY、DDR3等，通常会涉及到该资源。本节我们介绍以下知识点：SelectIO资源概述及结构 SelectIO管脚通用设计指导1.I/O概述7系列FPGA I/O bank分为高性能（HP）banks和宽范围（HR）banks。HP I/O bank...原创 2020-05-04 10:19:49 · 5227 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之硬件设计指导（一）
引言：本文我们介绍Xilinx 7系列FPGA收发器硬件设计主要注意的一些问题，指导硬件设计人员进行原理图及PCB设计。本文介绍以下内容：GTX/GTH收发器管脚概述 GTX/GTH收发器时钟设计 GTXGTH收发器电源设计1.概述Xilinx 7系列FPGA GTX/GTH收发器是模拟电路，当设计和实现PCB设计需要特殊考虑和注意。这其中涉及器件管脚功能、传输线阻抗和布线、供电设计滤波、器件选择、PCB布线和层叠设计相关内容。2.管脚描述和设计指导2.1 GTX/GTH收发器管脚描述原创 2020-05-20 21:53:51 · 25102 阅读 · 2 评论 -
Xilinx 7系列FPGA收发器原理图及PCB设计检查清单
下图表给出了Xilinx 7系列GTX/GTH收发器FPGA管脚设计官方推荐规则，我们在进行硬件设计时可以参考。延伸阅读：Xilinx 7系列FPGA收发器架构之硬件设计指导（一）原创 2020-05-26 21:23:02 · 1486 阅读 · 1 评论 -
Xilinx 7系列FPGA收发器架构之接收器（RX）（十三）
引言：本节我们介绍FPGA收发器RX以下相关内容：RX字节和字对齐 RX弹性缓冲器1.RX字节和字对齐1.1功能描述输入到FPGA收发器的串行数据在解串（串并转换）之前必须进行符号边界对齐。为了保证数据对齐，发送器发送一个通常称为comma码（K码）的字符，接收器在输入的数据里查找comma码。当发下comma码后，则将comma移动到字符边界，这样使得接收到的并行数据匹配发送的并行数据。图1显示了10bit comma对齐过程。RX接收到没有对齐的数据在图中右侧。图中虚线为查找到的co原创 2020-06-01 21:09:48 · 2734 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之接收器（RX）（十二）
引言：本文我们继续介绍7系列FPGA收发器架构的RX部分内容：RX时钟输出控制结构 RX PRBS检查器 RX 8B/10B解码器1.RX时钟输出控制结构1.1 RX输出时钟结构概述RX时钟分频器控制模块包括两个主要组件：串行时钟分频器和并行时钟分频器及其选择器控制。该RX时钟输出控制结构详细框图如图1所示。图1、GTX/GTH收发器RX输出时钟结构在图1中注意（图中绿色虚线内结构已经详细介绍过）：1.RXOUTCLKPCS和RXOUTCLKFABRIC为冗余时钟输出。RX原创 2020-06-01 21:07:47 · 3892 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之接收器（RX）（十一）
引言：串行收发器中的均衡器在接收中补偿线路高频信号衰减，减少误码率，增大信号眼图显示等方面具有重要作用。采样时钟随数据一起传输，在接收端通过CDR电路恢复时钟，极大的提高了数据传输速率。本文我们一起了解下GTX/GTH收发器中这两种资源的结构和使用方法：GTX/GTH收发器RX均衡器 GTX/GTH收发器CDR时钟恢复电路1.RX均衡器（DFE和LPM）1.1功能描述串行链路比特误码率（BER）性能是发送器、传输媒介和接收器的一个功能。传输媒介是带宽受限的，通过它的信号会衰减和失真。均衡器主原创 2020-05-25 21:50:03 · 6199 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之接收器（RX）（十）
引言：本节开始我们介绍7系列FPGA收发器接收部分结构，通过本文可以学习以下内容：RX模拟接收前端（AFE）介绍与使用 GTX/GTH RX管脚极性控制1.RX资源概述GTX/GTH收发器的接收器（RX）资源包括PCS和PMA组件两部分，与TX类似，可以看做是TX结构的逆向。图1显示了RX结构框图。图1、GTX/GTH收发器RX结构如图1，按照GTX/GTH收发器RX接收信号处理顺序，RX主要包括以下关键模块：RX模拟前端 RX OOB信号检测 RX均衡器（DFE和LPM）原创 2020-05-25 21:48:10 · 3364 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之发送器（TX）（九）
引言：本章继续介绍7系列FPGA收发器TX结构，通过本文可以学习以下内容：TX时钟输出控制结构 TX配置驱动器结构1.TX时钟输出控制结构1.1概述TX时钟分频器控制模块有两个主要的组件：串行时钟分频器控制模块和并行时钟分频器及选择器控制。图1给出了时钟分频器和选择器详细的结构。图1、时钟分频器和选择器详细的结构在图1中，注意一下几点：[1].TXOUTCLKPCS和TXOUTCLKFABRIC是冗余输出。TXOUTCLK时钟一般用于FPGA内部逻辑设计。[2].RE..原创 2020-05-19 22:52:33 · 2582 阅读 · 2 评论 -
Xilinx 7系列FPGA收发器架构之发送器（TX）（八）
引言：前面几篇文章，我们介绍了7系列FPGA收发器TX的FPGA接口、8B/10B 编码器、变速模块以及TX管脚极性控制。通过本文可以学习以下内容：TX Buffer（缓冲器）的结构及使用 TX PRBS（伪随机序列）产生器的使用1.TX Buffer1.1 TX Buffer结构介绍图1显示了TX Buffer处于收发器TX结构的位置。图1、收发器TX时钟域（点击看大图）GTX/GTH收发器TX数据路径内有两个内部并行时钟域用于PCS组件：PMA组件并行时钟XCLK时钟域和.原创 2020-05-14 21:55:03 · 1848 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之发送器（TX）（七）
引言：本文我们继续介绍FPGA收发器TX结构和功能。通过文本你可以了解一下内容：TX 8B/10B编码器结构和使用 TX Gearbox功能介绍 TX 差分管脚极性控制1.TX 8B/10B编码器PCIe、SRIO、STAT等高速串行协议数据发送都采用了8B/10B编码方案，它是一种行业标准编码方案。8B/10B以每字节（8bits）两比特的开销来换取DC直流平衡，来确保时钟可以从数据流中正确恢复。如图1所示，GTX/GTH收发器内置8B/10B TX路径实现TX数据编码，无需消耗FPGA逻辑原创 2020-05-13 22:26:07 · 2814 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之发送器（TX）（六）
引言：我们之前的几篇文章介绍完了FPGA收发器的共享资源。从本文开始，我们介绍Xilinx 7系列收发器TX的功能和结构，学会如何进行配置和使用该部分资源。本文介绍以下内容：GTX/GTH收发器TX结构 GTX/GTH收发器TX接口配置和时钟方案1.FPGA收发器TX概述如图1所示，我们前面几篇文章已经介绍完图中绿色虚线圈住的FPGA资源。从图中可以看到Xilinx公司的收发器按照Quad进行组织，一个Quad包括4个收发器、一个QPLL时钟和相应的时钟输入及时钟分配资源。一个收发器内部又包括一原创 2020-05-13 22:24:27 · 2208 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之共享功能（五）
引言：本文继续介绍7系列FPGA收发器的共享功能，主要包括以下几个方面内容：收发器还回（Loopback）测试功能 收发器动态配置功能 收发器关电功能 收发器数字监视功能1.收发器还回功能还回模式是FPGA收发器数据路径特殊配置模式，它将数据流返回数据源端。它可以在开发过程中使用，也可以在已经部署的产品中用于隔离、定位错误。该功能可以用来检查或测试近端（本地收）收发器或者远端（其他...原创 2020-05-05 11:28:43 · 1477 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之共享功能（四）
引言：GTX/GTH收发器在FPGA上电和配置后必须进行初始化，GTX/GTH收发器的发送器（TX）和接收器（RX）可以独立和并行初始化。本文内容相对枯燥，操作细节较多，但对于深入理解收发器具有重要意义。通过本文可以了解一下内容：FPGA GTX/GTH收发器初始化和复位流程 FPGA GTX/GTH收发器TX全局初始化和复位及TX组件复位操作 FPGA GTX/GTH收发器RX全局初始化...原创 2020-05-04 10:08:07 · 1868 阅读 · 1 评论 -
Xiinx 7系列FPGA收发器架构之共享功能（三）
引言：接着上一篇继续介绍7系列FPGA收发器共享资源。本文主要介绍GTX/GTH收发器内部CPLL和QPLL锁相环时钟结构及使用，通过本文可以学习一下内容：通道PLL（CPLL）的结构及使用QPLL的结构及使用原创 2020-05-01 09:50:34 · 1395 阅读 · 0 评论 -
Xilinx 7系列FPGA收发器架构之共享功能（二）
引言： 接着上篇引言，我们在进行高速接口设计时经常会用到如PCIe、SATA、SRIO以及JESD204B等协议，Xilinx相关IP核的物理层进行高速串行数据交互时都采用了串行收发器架构，理解收发器结构能够帮助我们更好的理解上述协议。该文章是7系列FPGA收发器架构第二篇介绍，本博文（内容文字较多，请结合配图仔细深入理解该部分）主要对GTX/GTH收发器的共享资源进行介绍。通过该文档，了解以下内...原创 2020-04-30 20:44:16 · 2610 阅读 · 0 评论 -
Xiinx 7系列FPGA收发器架构之收发器和工具概述（一）
引言： 高速串行收发器在5G通信、机器视觉、图像处理及数据中心等众多领域广泛应用，FPGA开发人员熟练掌握该接口使用能够提升自己的专业竞争力。本系列文章针对Xilinx 7系列FPGA GTX/GTH收发器的架构进行介绍，参考文档主要为官方UG476。作为系列开篇，本博文主要对GTX/GTH收发器进行总体概述。通过该文档，了解以下内容： GTX/GTH收发器的特性，支持的协议 GTX/GTH...原创 2020-02-10 12:18:27 · 2232 阅读 · 0 评论