FPGA_Designer

引言：本文介绍PCIe IP核时钟结构、PCIe板卡时钟方案及复位设计相关内容。

引言：为保证FPGA设备可以连接并被系统识别，本节讨论了PCIe基础规范和PCIe板卡电气规范的对FPGA配置时间具体要求。

引言：本文详细介绍7 Series Intergrated Block for PCI ExpressPCIe硬核IP接口功能描述及PCIe配置空间相关内容。

引言：本文对Xilinx 7 Series Intergrated Block for PCI Express PCIe硬核IP进行简要介绍，主要包括7系列FPGA PCIe硬核资源支持、三IP硬核差异、PCIe硬核资源利用等相关内容。

本文简要介绍FPGA器件技术发展以及当今FPGA器件的体系架构和特性。

引言：本文开始学习第二章内容，本文重点介绍FPGA、Zynq和Zynq MPSoC器件技术演进以及Zynq和Zynq MPSoC器件的基本结构和特点。

本系列文章将以斯特拉斯克莱德大学的团队创作的《Exploring Zynq® MPSoC With PYNQ and Machine Learning Applications》为参考资料，对该书中的优秀内容翻译为中文，便于日后学习。对于广大嵌入式系统设计者来书，该书为学习Xilinx SOC器件不可多得的参考资料。

Xilinx®7系列FPGA集成了新一代PCI Express集成块，支持8.0Gb/s数据速率的PCI Express 3.0。本文介绍了7系列FPGA PCIe Gen3的应用接口及一些特性。

引言：Testbench是验证HDL设计的主要手段，本文提供了布局和构建高效Testbench的指南以及示例。另外，本文还提供了一种示例，可以为任何设计开发自检Testbench。

引言：本文以TI的ADS4249（ADC）和DAC3482（DAC）之间的接口为例，介绍Altera FPGA与ADC/DAC之间的DDR LVDS接口设计以及时序约束详细设计。本文介绍的实例可方便扩展到具有类似接口格式的其他高速数据转换器设计。

引言：本文描述了ADC和FPGA之间LVDS接口设计需要考虑的因素，包括LVDS数据标准、LVDS接口数据时序违例解决方法以及硬件设计要点。

引言：本文介绍FPGA与高速ADC接口方式和标准以及JESD204与FPGA高速串行接口。

引言：本文通过以DS1302芯片为基础，介绍该芯片与FPGA之间SPI通信原理，详细描述硬件设计原理及FPGA SPI接口驱动设计。

引言：本文继续介绍Verilog HDL基础知识，重点介绍赋值语句、阻塞与非阻塞、循环语句、同步与异步、函数与任务语法知识。

引言：本文我们介绍Verilog HDL的基础知识，重点对Verilog HDL的基本语法及其应用要点进行介绍。

引言：FPGA设计中使用了各种PCB SelectIO™接口VREF生成电路。有时即使在以前的设计中已经成功的在电路板上设计了VREF生成电路，也会在VREF引脚上发现大量噪声（200–400mV）。大量VREF噪声的存在可能导致高性能SelectIO接口（如宽DDR3存储器接口）的设计裕度损失。本文重点介绍这种VREF噪声的来源，并给出优化PCB SelectIO VREF生成电路的方法。

引言：UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可实现全双工传输和接收。UART通常用来实现与PC之间数据通信，命令和控制信息的传输等。本文我们介绍UART通信协议、传输时序及如何利用HDL编程实现FPGA与PC通信。

抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。按键稳定闭合时间的长短则是由操作人员的按键动作决定的，一般为零点几秒至数秒。按键抖动会引起一次按键被误读多次，如图2所示。按键在电子产品中经常用到，由于按键的机械特性，按键在闭合或松开的瞬间伴随着一连串的抖动，这样的抖动将直接影响设计系统的稳定性。在机械按键的触点闭合和断开时，都会产生抖动，为了保证系统能正确识别按键的开关，就必须对按键的抖动进行处理。按键消抖处理即：每次在按键闭合或松开期间，跳过这段抖动时间，再检测按键的状态。

引言：在编写完HDL代码后，往往需要通过仿真软件Modelsim或者Vivadao自带的仿真功能对HDL代码功能进行验证，此时我们需要编写Testbench文件对HDL功能进行测试验证。本文我们介绍写Testbench编写的一些要点。

本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入芯片内部之前，进行延时调节，一般高速端口信号由于走线延时等原因，需要通过IDELAYE2原语对数据做微调，实现时钟与数据的源同步时序要求。