Quartus II/SOPC/Verilog
Michael-H
技术改变世界
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常见频率f与周期T之间的关系
1KHz=1ms=1微秒=1/1000秒1MHz=1us=1微秒=1/1000000秒10MHz=1/10us=0.1us20MHz=1/20us=0.05us50MHz=1/50us=0.02us1GHz=1ns=1纳秒=1/1000000000秒口诀:频率f扩大多少n倍nf,周期T就除以n多少倍T/n,单位参考标准单位;转载 2013-11-26 19:33:47 · 30922 阅读 · 1 评论 -
Verilog代码优化之case语句
Verilog代码优化之case语句 题记:那天做完13路脉冲计数并写入dual RAM模块的设计后组长看了我的资源占用,吃惊的说怎么占用资源这么少啊,以为我偷工减料了。呵呵,其实这个也是一直困扰初学者的一个课题,可综合的verilog是一个,最优化的代码也是一个,所以就想说说这方面的问题,算是自己攒的一点经验分享吧,可能会有所欠缺或者说的不太对,还望EDN的各路高手指点。那就先从转载 2014-04-11 15:32:18 · 76516 阅读 · 6 评论 -
CORDIC 原理
CORDIC(Coordinate Rotation Digital Computer)算法即坐标旋转数字计算方法,是J.D.Volder1于1959年首次提出,主要用于三角函数、双曲线、指数、对数的计算。该算法通过基本的加和移位运算代替乘法运算,使得矢量的旋转和定向的计算不再需要三角函数、乘法、开方、反三角、指数等函数。CORDIC 理论编辑1.1、坐标旋转数字计算机CORD翻译 2014-05-06 08:59:09 · 2412 阅读 · 0 评论 -
verilog语法学习心得
1.数字电路基础知识: 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成: 传感器 AD 数字处理器 DA 执行部件3.程序通在硬件上的执行过程: C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍,逐条取出指令、分析指令、执行指令4.DSP处理是个广泛概念,统指在数字系转载 2014-04-14 16:24:27 · 1014 阅读 · 0 评论 -
FPGA设计者的5项基本功
记得《佟林传》里,佟林练的基本功是“绕大树、解皮绳”,然后才练成了什么“鬼影随行、柳叶绵丝掌”。 riple 在我看来,成为一名说得过去的FPGA设计者,需要练好5项基本功:仿真、综合、时序分析、调试、验证。 riple 需要强调的一点是,以上基本功是针对FPGA设计者来说的,不是针对IC设计者的。对于IC设计,我不懂,所以不敢妄言。 riple 对于转载 2014-04-14 16:16:52 · 838 阅读 · 0 评论 -
Unable to use EPCS device Leaving target processor paused
新建一个文本文档,命名为nios2-flash-override.txt在这个文本文档中添加如下:[EPCS-202011] # EPCS16 (lead-free)sector_size = 32768sector_count = 4[EPCS-202013] # EPCS4N (lead-free)sector_size = 65536secto原创 2014-03-06 10:58:55 · 2933 阅读 · 1 评论 -
玩quartus时容易出现的错误
1、Error (10003): Can't open encrypted VHDL or Verilog HDL file "E:/software_workspace/quartus/sopc/cpu.v" -- current license file does not contain a valid license for encrypted file这个问题很简单 就是因为破解原创 2014-03-02 18:36:22 · 13461 阅读 · 1 评论 -
verilog二分频代码&verilog三分频代码
1.二分频首先要明白,二分频分的是输入时钟的频率,即CLK的频率。思路:在每次CLK的上升沿或者下降沿让输出Q翻转不就完成频率的二分了吗?代码: module div_2 (q,clk,reset); // 输出q,输入时钟CLK,同步复位信号RESET. output q; input reset; input clk;转载 2014-02-27 21:28:29 · 35892 阅读 · 2 评论 -
关于nios ii 中 bash.exe: warning:could not find /tmp. please create! 的错误解决
到altera\11.0\quartus\bin\cygwin的目录下 在里面新建一个tmp的文件夹就ok了,在重新编译 nios就没有警告了原创 2013-12-22 19:46:22 · 11525 阅读 · 2 评论 -
Quartus 2 使用错误集锦
1.Error: Top-level design entity "test" is undefined原因:顶层模块的module名 没有和 工程名同名解决方法:把顶层模块的 module名 改成 和工程名 同名2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk转载 2013-12-18 09:22:38 · 3491 阅读 · 0 评论 -
一周入门FPGA
原文:http://www.amobbs.com/thread-5476115-1-1.html这是一个大任务,但我打算只是引门外汉入门,大约7个帖子来完成,一周入门FPGA。1、假设读者对硬件数字电路熟悉,比如自己可以用74芯片做跑马灯2、C语言都比较熟悉,因为下面用的Verilog语言就跟它很类似,暂时规避晦涩的VHDL我打算分几个部分1、Verilog语法2、翻译 2013-12-03 15:30:53 · 4806 阅读 · 0 评论 -
基于sopc的iic总线对24LC256读写操作
/*-------------------------------------------------------------------------------------- * Includemain函数 *-------------------------------------------------------------------------------------*/原创 2013-11-20 15:14:49 · 2168 阅读 · 3 评论 -
NIOS II spi详解
NIOS II spi详解1、说明本文是依据笔者阅读《Embedded Peripherals (ver 9.0, Mar 2009, 4 MB).pdf》参考文档所作的个人理解,可以看做是笔记吧。本文只讲NIOS II嵌入式外设SPI的原理与使用,关于IP-CORE的使用,请读者参考 《SPI Slave JTAG to Avalon Master.pdf》。转载 2013-12-01 18:49:22 · 2778 阅读 · 0 评论 -
DE2实践之WM8731产生正弦波
经历近三周的时间,终于搞定了wm8731产生1khz正弦波的那个DEMO。现在就将这三周来的收获做一个记录,希望大家与我共同分享,共同进步。 一.本DEMO 的目的 通过fpga控制音频编解码芯片wm8731产生一个1khz的正弦波,接上de2板上的耳机接口,试听此正弦波。 二.原理FPGA与wm8731共有5个接口,分别为SCLK,SDIN,转载 2013-11-23 14:57:15 · 5357 阅读 · 3 评论 -
verilog中的assign
assign 用于描述组合逻辑,用阻塞赋值,但assign语句是并行执行,(说明:阻塞赋值串行操作是局限于在behavior structual 描述内部,也就是指在initial and always block内部。)所有的assign和always是并行执行的。对assign之后不能加块,实现组合逻辑只能用逐句的使用assign 组合逻辑,如果不考虑门的延时的话当然可以理解为瞬时执行转载 2013-11-26 21:29:00 · 5194 阅读 · 0 评论 -
quartus II中如何将.V文件变成.bdf
将.v文件加到file中,然后可以在然后就可以将.bdf模块添加进去了File->Create / Update->Creat Symbol Files for Current File找到。原创 2013-11-26 13:01:39 · 19676 阅读 · 7 评论 -
Verilog HDL语法提纲
1.模块的端口定义module 模块名(口1,口2,口3,口4, ………); 2.(数据类型及其常量、变量)数字整数: 位宽>进制>数字>这是一种全面的描述方式。1) 二进制整数(b或B)2) 十进制整数(d或D)3) 十六进制整数(h或H)4) 八进制整数(o或O)x和z值 :在数字电路中,x代表不定值,z代表高转载 2013-11-26 21:34:49 · 1327 阅读 · 0 评论 -
上拉电阻与下拉电阻的作用和区别
2者共同的作用是:避免电压的“悬浮”,造成电路的不稳定; 一、上拉电阻如图所示:1、概念:将一个不确定的信号,通过一个电阻与电源VCC相连,固定在高电平;2、上拉是对器件注入电流;灌电流;3、当一个接有上拉电阻的IO端口设置为输入状态时,它的常态为高电平; 二、下拉电阻如图所示:1、 概念:将一个不确定的信号,通过一个电阻与地GND相连,固定在低电平;转载 2013-11-26 19:34:49 · 7664 阅读 · 0 评论 -
Verilog良好代码编写风格25条
良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下,增强代码的可读性、可移植性,首要的工作是在项目开发之前为整个 设计 团队建立一个命名约定和缩略语清单,以文档的形式记录下来,并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下: (1) 对所有的信号名、变量名和端口名都用小写,这样做是为了和业界的习惯保持一致;对常量名和用户定义的类型用大写;转载 2014-04-11 15:38:53 · 1119 阅读 · 0 评论