can't locate design file for entity XXX

在quartusii中修改verilog文件后,生成的例化文件出现can't locate design file for entity xxx的错误,也就是定位不到源文件。一致找不到原因,后来发现,原来需要先进行编译,编译以后就可以定位到源文件了。...

2018-03-27 09:04:58

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关于 Quartus II 13.1中调用ModelSim-Altera 10.1d 报错问题

用quartus2和modelsim连接仿真时,当你在时序仿真编译启动modelsim时,有时会遇到这种问题,Error: Can't launch the ModelSim-Altera software -- the path to the location of the executable...

2017-05-20 17:11:51

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FIFO IP核在DSP与ARM之间做数据缓存

实验目的:        最近几天,师兄安排我帮他用FPGA做一个FIFO,用FPGA接收DSP采集和做完信号处理的数据,然后将数据存入FIFO中,ARM再从FIFO中将数据读走,大概的模型如图1所示: 图1 结构框图       如图1,cs_n为片选信号,DSP和ARM各给FPGA一...

2017-03-20 15:46:59

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