CDC
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杰之行
我不知道将去何方,但我已在路上。——宫崎骏《千与千寻》
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亚稳态及跨时钟域处理
前言本文基于《数字电路中的亚稳态产生原因和处理方法》、《FPGA中的亚稳态》整理所得,虽然这两篇只是针对亚稳态,实质上是在谈论跨时钟域处理,可点击跳转查看之前的文章《CDC:跨时钟域处理》。1. 亚稳态1.1 什么是亚稳态?怎么产生的?不能满足目的寄存器的建立时间和保持时间。在数字电路设计中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时原创 2021-01-25 18:54:20 · 1390 阅读 · 0 评论 -
CDC:跨时钟域处理
前言CDC(clock domain crossing)检查(跨时钟域的检查)是对电路设计中同步电路设计的检查。非同步时钟没有固定的相位关系,这样Setup/Hold不满足而产生了亚稳态是无法避免的。我们采用同步设计的方法保证亚稳态不会无序的在电路中传播,从而导致功能问题。随着当今SOC设计的规模越来越大,时钟越来越多,工作模式越来越复杂。跨时钟域电路不但多,而且非常复杂。 在当今的电路设计中我们通常使用多级同步,异步FIFO,握手等同步设计来保证亚稳态信号不会在电路中无序的传播。但同步设计中,同步处原创 2020-12-10 17:10:23 · 25270 阅读 · 17 评论