2015年11月_HengZo

12月 11月

原创 Xilinx FIFO IP核仿真没有数据输出和空满信号错误的解决

Xilinx FIFO IP核仿真没有数据输出和空满信号错误的解决工程：使用生成的IP核，调用Modelsim仿真，但是问题出现了，仿真没有数据输出和空满信号错误的解决，输出为高阻态'Z'。如下图：如图，空empty、满full、dout数据不变化。原因：ISE自动生成了.do文件仿真，本放着生成的.do代码如下：问题出现在24行。编译了F

2015-11-23 19:01:08 7879

转载 ISE使用IP核生成的SRAM，读写需要时钟的原因

原文地址：http://bbs.ednchina.com/BLOG_ARTICLE_3021049.HTM 在工程中，FIFO 是一个经常用到的模块，进行不同时钟域数据的转换。在用FPGA时，FIFO直接调用IP核，简单、实用。昨天晚上，在网上看到百度一个笔试题，用 SRAM 写一个 FIFO ，于是想到这样一个问题，FIFO的结构式什么样的？不用IP 核，自己

2015-11-20 22:19:22 4300

原创 Ethernet IP Core介绍

The Ethernet IP Core is a 10/100 Media Access Controller (MAC). It consists of a synthesizable Verilog RTL core that provides all features necessary to implement the Layer 2 protocol of the Ethernet

2015-11-17 21:25:18 1773

原创 Verilog 之随机波形产生-可综合

// Poisson process generator. // Generate Poisson process with desired inversed rate (number of clocks per hit).// The rate is defined by parameter LN2_PERIOD. For example, the LN2_PERIOD=4 will g

2015-11-08 22:20:44 5888

原创 Verilog 之 LFSR伪随机数

产生伪随机数的方法最常见的是利用一种线性反馈移位寄存器(LFSR)。它是由n个D触发器和若干个异或门组成的，如图：其中，gn为反馈系数，取值只能为0或1，取为0时表明不存在该反馈之路，取为1时表明存在该反馈之路；n个D触发器最多可以提供2^n-1个状态(不包括全0的状态)，为了保证这些状态没有重复，gn的选择必须满足一定的条件。下面以n=3，g0=1，g1=1,g2=0,g3=1为例，

2015-11-06 23:20:25 29902

原创 Verilog之function使用说明

1.function的定义function [range] function_name; input_declaration other_declarations procedural_statement endfunction(1)函数通过关键词 function 和 endfunction 定义；(2)不允许输出端口声明（包括输出和双向端口）；但可

2015-11-06 22:41:03 6577

原创 Verilog接收PWM信号并计算占空比

程序描述：// Description//---------------------------------------------------------------------------// This module reads the pulse width of a repetitive variable duty cycle// digital input. Pulse Wi

2015-11-06 16:28:30 8026 1

翻译 Verilog同步FIFO

关键：本文简单说明了FIFO的实现方式，同步FIFO，判断full或者empty方法使用FIFO内容计数器，设置一个变量fifo_cnt记录存储器中数据个数： //判断空满assign buf_empty = (fifo_cnt == 0); //buf_empty若是reg类型则错，不能使用assign持续赋值assign buf_full = (fifo_cnt

2015-11-06 15:32:55 19139 16

原创 Verilog中task使用

使用Verilog-2001语法，格式更简洁：Verilog 1995：Using the Task Function, Combine Port List, Type Information, and TaskBy combining the port list and type information, the above features are applicable tofun

2015-11-06 15:22:59 7898

转载 Verilog三段式状态机描述

Verilog三段式状态机描述（转载）时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态

2015-11-06 15:20:19 2441

Xilinx_Answer_43330.pdf

Virtex-5 Embedded Tri-Mode Ethernet MAC Wrapper –Debugging and Packet Analysis Guide

2016-12-10

空气动力学基本原理.PPT.The term “aerodynamics” is generally used for problems arising from flight and other topics involving the flow of air. Ludwig Prandtl,1949 Aerodynamics:The dynamics of gases, especially of atmospheric interactions with moving objects. The American Heritage Dictionary of English Language,1969

2009-12-28

空空如也

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