8奇偶校验器的VHDL描述

最新推荐文章于 2023-05-06 16:54:19 发布

幼驯染

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分类专栏： heihei VHDL编程文章标签：算法 vhdl

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Verilog 奇偶校验数字电路 FPGA 硬件描述语言

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VHDL编程

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library ieee;

use ieee.std_logic_1164.all;

entity parity_send is

  generic(n:integer : =8);

  port(a:in std_logic_vector(n - 1 downto 0);

            wel : out std_logic);

end parity_send;

architecture one of parity_send is

  begin

      process(a)

          variable tmp : std_logic;

          begin

            tmp : ='1';

            for i in 0 to n-1 loop

            tmp : =tmp xor a(i);

       end loop

    wel <= tmp

end process;

end one