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DDR4标准
文章平均质量分 67
hierro_sic
这个作者很懒,什么都没留下…
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JESD79-4 第2章 DDR4 SDRAM 的引脚封装与寻址
1 使用范围此文档为DDR4 SDRAM的使用说明书,包含了DDR4 SDRAM的特性、功能、AC与DC特性、封装与出球分布。此标准的目的为定义从2Gbit到16Gbit的x4\x8\x16 DDR4 SDRAM的JEDEC最小标准。此标准是基于DDR3的标准(JESD97-3)以及DDR和DDR2的部分标准(JESD79\JESD79-2)。 DDR4 SDRAM标准中的每一处改动,都是通过翻译 2016-12-19 11:47:28 · 43831 阅读 · 5 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.11-4.13)
4.11 数据掩码(DM),数据总线翻转(DBI),以及TDQSDDR4 SDRAM中的x8、x16设备支持DM、DBI功能。x4设备不支持DM、DBI功能。x8设备支持TDQS功能,x4、x16不支持TDQS功能。 DM、DBI以及TDQS功能都需要专门的一个引脚来实现,例如DM_n/DBI_n/TDQS_t,这些引脚都是双向的DRAM引脚。DM_n/DBI_n信号在DDR4中的参考终结电阻下,翻译 2017-03-31 10:52:50 · 9318 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.14-4.16)
JESD79-4 第四章SDRAM命令描述与操作4.14 DRAM单片可寻址能力4.15 CAL模式4.16 CRC校验翻译 2017-04-05 17:13:42 · 8665 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.30-4.31)
4.30 引脚连接性测试44.31 CLK与读DQS的时序关系翻译 2017-04-19 11:22:15 · 4042 阅读 · 0 评论 -
DDR4 Bank Groups困惑
一直很困惑,DDR4中的Bank Group到底有什么作用,按照规范中描述的内容,可知道Bank Group提高效率的主要方法是使得跨Bank Group的命令延时可缩小至4个周期。这样就可以使得DQ总线上,在连续访问时可无缝的连续传输。 那么我的问题是:在DDR3-1600中,tCCD就可以实现最小值为4,那么在DDR4-1600中同一个Bank Group中的tCCD_L却达到了5,不是很理解原创 2017-05-11 15:25:47 · 23168 阅读 · 7 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.28-4.29)
4.28 断电模式4.29 最小功耗模式翻译 2017-04-18 11:53:51 · 4766 阅读 · 0 评论 -
自刷新模式与断电模式之间的区别
1 概述1.1 自刷新模式(Self Refresh Mode)DDR4 SDRAM中自刷新超市是用来保存存储阵列中的数据,即使在系统中其他的部分都已经断电的情况下,仍可以保持其功能。DRAM内部存在一个计数器来调整自刷新操作。在执行SRE命令之前,DRAM中的所有Bank都必须处于IDLE状态,即需要执行PRE ALL命令。SRE命令的定义是在时钟上升沿时,CS_n, RAS_n/A16, CAS原创 2017-05-04 10:48:42 · 20051 阅读 · 3 评论 -
JESD79-4 第5章 片上终结电阻ODT(5.1-5.3)
5.1 ODT模式与状态列表5.2 同步ODT模式5.3 动态ODT模式翻译 2017-04-19 11:54:03 · 20379 阅读 · 1 评论 -
JESD79-4 第5章 片上终结电阻ODT(5.4-5.6)
5.4 异步ODT模式在DDL被禁用的状态下(MR1.A0=0),使用异步的ODT模式。在异步ODT模式中,DRAM内部的ODT命令不会被AL所延迟,也不会与外部ODT信号相关联(RTT_NOM)。此模式中的时间参数有tAONAS.min/.max, tAOFAS.min/.max。 tAONAS.min为最小RTT_NOM打开时间,时间终点为设备的终结电阻控制电路离开RTT_PARK并开始改变翻译 2017-04-24 17:47:53 · 5603 阅读 · 0 评论 -
JEDEC79-4翻译告一段落
这段时间,将JEDEC79-4的第1-5章的内容进行了翻译,并且对DDR4新增的特性做了一个简短的报告。报告中暴露了一些问题,有些内容是没有完全掌握好的,后面会有一个总结。 为什么说翻译告一段落呢,其实看看JEDEC79-4的文档就会知道,关于功能的描述就集中在这1-5章只能,虽然后面还有6-12章的内容。但是都是关于电气特性的,针对于我们的前端IC设计人员来说其实没有那么重要。做电气特性测试的时原创 2017-04-28 16:25:14 · 7472 阅读 · 16 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.26-4.27)
4.26 刷新命令在DDR4 SDRAM中刷新命令是在不同的操作中使用的。此命令并不是一直持续的,因此控制器必须在需要刷新的时候向DRAM发送REF命令。DDR4 SDRAM的每次刷新间隔为tREFI。当时钟的上升沿,CS_n, RAS_n/A16以及 CAS_n/A15保持低电平,且WE_n/A14与ACT_n保持高电平时,DRAM就会进入刷新周期。在进入刷新之前,所有的Bank都必须先完成Pre翻译 2017-04-13 16:17:28 · 5892 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.25)
4.25 写操作详细。。。图解翻译 2017-04-12 10:20:08 · 3111 阅读 · 0 评论 -
JESD79-4 第3章 功能描述
3 功能描述DDR4 SDRAM是一个高速动态随机访问存储器。在x4与x8系统中,SDRAM内部配置为16个BANK,共分成4个BANK组,每个BANK组为4个BANK。在x16系统中,SDRAM内部配置为8个BANK,共分成2个BANK组,每个BANK组为4个BANK。DDR4 SDRAM采用了8倍预取的体系结构,以达到高速操作。8倍预取体系结构在IO接口上,采取了没一拍时钟传输两次数据的设计。每一次单次的读写翻译 2016-12-27 09:32:36 · 24843 阅读 · 5 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.5-4.7)
4.5 DLL-off模式DDR4 SDRAM的DLL-off模式是通过配置MR1寄存器的A0为0来进入的。在此模式中,DLL将不会有任何操作,知道MR1寄存器的A0重新被配置为1。DLL-off模式可在初始化过程中,或者是在初始化完成之后进入。具体可参考4.6节“改变输入时钟频率”。下面列表中的的DLL-off模式时DDR4 SDRAM的可选操作模式。DLL-off模式中的可使用的最大时钟频率为参翻译 2017-01-18 18:02:21 · 11034 阅读 · 1 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.1-4.4)
4 DDR4 SDRAM命令描述与操作4.1 命令真值表 Note 1,2,3 and 4 适用于真值表中所有命令 Note 5 适用于读写命令 [BG=Bank组地址, BA=Bank地址, RA=Row地址, CA=Column地址, BC_n=Burst长度, X=不关心, V=需有效].NOTE 1 所有DDR4 SDRAM命令都是由在ck时钟上升沿的时刻CS_n,ACT翻译 2017-01-17 11:22:11 · 13546 阅读 · 3 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.8-4.9)
4.8 温控的刷新模式此模式是由MR4中的A3位来进行关闭与打开,两种可支持的模式则是由MR4中的A2位来选择。4.8.1 普通温度模式当MR4寄存器中的A3=1且A2=0时,即可进入此模式。发送给DRAM的refresh命令间隔需要等于或小于普通温度模式(0℃-85℃)中的tREFI时间。在此模式中,系统必须保证DRAM的温度不超过85℃。当低于45℃时,DRAM会以一定的比例屏蔽外部的refre翻译 2017-02-06 17:26:34 · 10014 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.10)
4.10 多功能寄存器(MPR)4.10.1 使用MPR的DQ训练DDR4 SDRAM包含了4个8bit的MPR寄存器用来存储DQ数据。这些一次性编程的寄存器可通过MRS命令来激活。在DQ总线连接性训练过程中可使用MPR所存储的数据位。在MPR使能模式下,DDR4 SDRAM仅支持如下命令:MRS, RD, RDA WR, WRA, DES, REF与RESET。需要注意的是在MPR模式下,RDA和翻译 2017-02-27 20:28:43 · 11140 阅读 · 0 评论 -
SDRAM中自刷新操作与PHY中Retention功能的关系
当SDRAM进入自刷新模式后,仅要求CKE与RESET#保持住相应的值。且对其他的引脚状态并不关心。所以,在IC主芯片进入低功耗状态时,可使能SDRAM的自刷新模式与PHY的Retention CKE模式。翻译 2017-03-30 11:59:15 · 11019 阅读 · 1 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.20-4.23)
4.20 可编程的先导区域4.21 后导预期4.22 Activate命令4.23 Precharge命令翻译 2017-04-10 17:18:56 · 4596 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.24)
4.24 读操作详细介绍翻译 2017-04-10 17:55:30 · 8940 阅读 · 0 评论 -
JESD79-4 第4章 SDRAM命令描述与操作(4.17-4.19)
4.17 命令、地址总线奇偶校验(C/A Parity)在DDR4 SDRAM中MR2.[A2:A0]是用来打开或关闭C/A Parity的定义域,默认状态位关闭。通过向MR5中的C/A Parity Latency写一个非0值,可以使能C/A Parity功能。但是在使能C/A Parity功能之前需要确保Parity Error位必须为0,也就是说在执行SDRAM命令之前不能有Parity翻译 2017-04-06 17:10:00 · 11777 阅读 · 0 评论