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RSS订阅原创 Android apk包的重签名
众所周知，apk包是必须要被签名的，否则无法在用户的终端上安装。为了满足某些需求，有时我们需要更换特定apk的签名证书和签名，在这篇文章中我们谈谈如何重新对一个apk包进行重签名。我们需要分几步来实现这个目标：1.准备工作2.生成新的秘钥对3.对apk包进行签名4.对签名后的apk包做对齐操作
2013-09-12 16:52:23
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原创 清空SWAP分区时遇到的问题
想要实现通过swap对swap out的程序进行攻击，就需要从swap分区搜索相应的二进制代码或数据。但是swap分区中只保存有换出的数据代码的内容，而没有它们与进程的对应的关系，所以很难找到它们之间的关系来进行攻击。所以我觉得要做一些准备工作，首先想到的是把swap分区清零，就是把不是用来管理的分区数据全都填充"0x00"。网上提到的用swapoff -a和swapon -a来刷新swap分
2013-05-17 15:13:16
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原创 在Ubuntu下读取Swap分区的数据
很多文章都说可以通过 读/dev/swap来得到交换分区中的数据，可以我没有在Ubuntu12.04中找到这个设备文件，只能另辟蹊径在/proc目录下我们发现了一个文件swaps显示一下它的内容 cat /proc/swaps可以看到swap分区对应的是/dev/sda5这个设备，那么好，我们来读一下这个文件，看看它是不是我们想要的交换分区cd /dev 切换到系统
2013-05-07 11:22:47
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转载 为开放ftp配置iptables
【原载于百度文库】安装服务器时也顺便使用iptables，不用不知道，一用才发现iptables还有很多东西可以学的，比如开放ftp服务。iptables 的filter表的INPUT链的默认策略设为了DROP，其余的链均为ACCEPT。 该服务器即要作ftp服务器，也要连上别的ftp服务器。即是说要把源端口和目的端口都开放21才行： # iptables -A INPU
2013-01-20 13:30:30
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原创 在Ubuntu下编译wpa_supplicant
最近在研究WiFi联盟的多屏互动协议Miracast，其中需要用到wpa_supplicant，编译中遇到了一些问题，经过一下午的折腾也都解决了，下面分享给各位。一、编译需要用到三个库源码包，分别是wpa_supplicant, openssl, libnl1. wpa_supplicant是我们需要编译的源文件包，目前最新版本是1.1。在终端命令行下输入： wget http://h
2012-12-18 10:33:21
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转载 linux svn 客户端安装配置
1、首先需要安装SVN。Ubuntu下的SVN安装十分简单，sudo apt-get install subversion，然后根据提示一步一步，就完成了SVN的安装；sudo apt-get install subversion subversion-tools上面的这种安装方式，可能会对已安装好的mysql产生影响，使mysql无法启动。(出现pid错误)下面这种方式安装不
2012-04-17 12:21:30
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转载 python之syslog学习
文章原地址：http://5ydycm.blog.51cto.com/115934/303046大家在写程序时，都喜欢将过程和输出结果以log的形式保留下来，供参考。大部分朋友都采取的是open方式打开一个文件句柄方式，将其信息write进去，今天我学习的是采取unix或者类unix提供的一个syslog服务。在我们的python里提供了一个syslog的模块，这个模块就是为系统syslo
2012-02-08 10:52:18
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转载 libusb 介绍
驱动开发向来是内核开发中工作量最多的一块，随着USB设备的普及，大量的USB设备的驱动开发也成为驱动开发者手头上做的最多的事情。本文主要介绍Linux平台下基于libusb的驱动开发，希望能够给从事Linux驱动开发的朋友带来些帮助，更希望能够给其他平台上的无驱设计带来些帮助。文章是我在工作中使用libusb的一些总结，难免有错误，如有不当的地方，还请指正。 Linux 平台上的u
2012-01-19 11:44:19
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转载 安装PGP10遇到的问题
以下是从symantec网站上找到的解决方法，留作备忘。http://www.symantec.com/business/support/index?page=content&id=TECH149607ProblemWhen attempting to o
2011-09-07 01:29:45
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原创 在Ubuntu 10.10环境下搭建NVIDIA CUDA开发平台
本文描述了在Ubuntu10.10下搭建NVIDIA CUDA开发平台的方法。本文是笔者按照官方搭建环境过程中的心得，官方文档链接是http://developer.download.nvidia.com/compute/DevZone/docs/html/C/doc/CUDA_
2011-09-06 01:56:28
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原创 读《设计原本》，想到IPCore项目
最近在读Brooks的新书《设计原本》，这位大师是软件工程名著《人月神话》的作者，这部新书却不仅仅局限于软件的设计方法，而是抽象出许多领域在进行设计时共有的特性和一般规律。 读了其中的“案例研究：System/360体系结构”这一章节，这部分记述了System/360项目诞生的缘由和研发中的重要事件，分析了成功和失败的原因，在章节的末尾Brooks总结了一些经验教训，结合自己的I
2011-06-03 16:37:00
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原创 TS解扰速率计算公式备忘
<br /> 今天经理想了解解扰速率的计算方式，自己用笔在草纸上划了半天才回忆起来。把推导的过程记录下来，做为备忘。<br /> 解扰器的输入时钟一共2个，分别为27MHz的TS_IOCLK和81MHz的TS_DCLK。前者是解扰器接收TS输入的时钟，每一个有效的时钟周期接收一个字节的数据；后者是解扰器对TS数据进行解扰的时钟，之所以取值81MHz是因为在实现过程中要使用FPGA的PLL倍频获得较高速的解扰时钟，故选用27MHz*3。<br /> 为了满足45Mbps的解扰速率，要计算一下
2011-06-02 18:18:00
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原创 硬件项目测试方法的改进
<br />这个方法适用于输入输出相对简单，且版本较稳定时的程序<br />1.在项目代码开始进入需要综合阶段的时候就编写完善的bit文件生成脚本和烧写脚本，可以把漫长的程序综合和Flash烧写放在下班后进行；<br />2.在项目的开始阶段就精确地定义需求，精确程度要达到测试人员能写出可预见输出结果的测试用例；<br />3.精确定义测试工具的输入输出，并支持有延时操作的批处理，测试工具设置选项可取消输出日志的时间标识；<br />4.测试人员和开发人员共同编写测试用例输入脚本，并按照日志格式编写正常情况
2011-05-26 22:49:00
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原创 使用case语句来改善verilog代码中if……else分支过多的问题
if(a) x =1;else if(b) x=2;else if(c) x=3;else ;可以改写成case(1'b1)a : x=1;b : x=2;c : x=3;endcase
2011-04-28 11:27:00
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转载 Verilog良好代码编写风格25条
Verilog良好代码编写风格25条<br />转载自：www.socvista.com<br />原作者已无从考证。<br />红色为作者点评。<br /><br />良好代码编写风格可以满足信、达、雅的要求。在满足功能和性能目标的前提下，增强代码的可读性、可移植性，首要的工作是在项目开发之前为整个设计团队建立一个命名约定和缩略语清单，以文档的形式记录下来，并要求每位设计人员在代码编写过程中都要严格遵守。良好代码编写风格的通则概括如下： <br />（1） 对所有的信号名、变量名和端口名都用小写，这
2011-04-20 17:34:00
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原创 DES测试数据
<br />加密测试数据<br /> key plaintext ciphertext<br /> 0000000000000000 0000000000000000 8CA64DE9C1B123A7<br /> FFFFFFFFFFFFFFFF FFFFFFFFFFFFFFFF 7359B216
2010-12-09 21:28:00
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转载 FPGA与ASIC资源数量换算
<br />The basic element in FPGA is quite different from ASIC gate count. o(L(n&/.N2S_-?<br />As FPGA is becoming more and more complicated, It's better to understand what<br />D*r0Q@/vBXthe basic element is in FPGA. <br />+~G5fc0q2G;f{:C<br />
2010-12-09 00:24:00
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转载 一篇关于setup time和hold time的问答
Q：Can any body tell me 1) What causes HOLDVIOLATIONS in DESIGN.2) How it effects DESIGN.3) What changes need to be done to make DESIGN work.A1：A synchronous design uses FF devices. A FF device needs its data to be valid before and after rising
2010-12-04 16:56:00
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原创 Xilinx技术研讨会提到的一些Tips
<br />今天参加了Xilinx在北京召开的技术研讨会，其中提到了一些在设计中可以使用到的技巧，用博客记录一下<br />1.Xilinx系列FPGA的触发器资源的复位和使能信号都是高电平有效，在设计中应该是用高电平有效，否则会消耗额外的LUT。<br />2.最好不要为每一个模块都做复位和使能，最好使用全局的复位和使能，这样可以节省slice。<br />3.全局的复位虽然不会消耗逻辑资源，但是会很消耗布线资源。如果你用到的触发器需要的初值是0那么没有必要做复位清零，如果必须再设计中引入复位，那么可以使
2010-12-03 21:38:00
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原创 Xilinx设计元素缩写查询
在Xilinx ISE对设计进行综合后，我们经常看到这样的综合报告：Cell Usage :# BELS : 2417# GND : 6# INV : 11# LUT1 : 24# LUT2 : 158# LUT3
2010-12-01 10:43:00
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转载 Xilinx ISE:关于related logic和unrelated logic的问题
<br />ISE综合布线生成的最终报告(Design Summary)或者MAP Report中：<br />Logic Distribution:<br /> Number of occupied Slices: 1,341 out of 9,280 14%<br /> Number of Slices containing only related logic: 1,341 out of 1,341 100%<br /> Number of S
2010-11-24 17:33:00
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转载 一些综合指令（转载）
black_box_pad_pin声明用户定义的黑盒的管脚，作为外部环境可见的I/O pad，如果有不止一个端口，列在双引号内，以逗号分开。一般不需要这一属性，Synplify提供了预定义的I/Os。其语法如下object /* synthesis syn_black_box black_box_pad_pin = "port_list" */ ;例如：module BS(D,IN,PAD,Q) /*synthesis syn_black_box black_box_pad_pin=";PA
2010-11-09 11:41:00
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转载 PLL模块使用中的一些错误
<br />最近使用pll模块产生一些FPGA内部时钟，发现错误一大堆，费了好半天终于弄明白了。<br />1.综合时的错误<br />ERROR:Xst:2035 - Port <clk> has illegal connections. This port is connected to an input buffer and other components.<br />Input Buffer:<br />XILINX对上述错误的解决方法是：<br />---------------------
2010-10-28 16:21:00
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原创 你是Coder!
你是Coder面对着屏幕，你总是发呆和别人聊天，你总是心不在焉独处的时候，你总是紧皱眉头躺在床上，你总是辗转反侧所以他们说你呆呆的你是Coder面对着屏幕，你在想变量名是不是要套用匈牙利命名法和别人聊天，你惦记着怎么解决那该死的内存泄露独处的时候，你琢磨用什么样的设计模式最合理躺在床上，你激动得睡不着，因为你想到了一个让效率提高几倍的方法你是Code
2009-10-01 22:04:00
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转载 给儿子的赠言
如果在众人六神无主之时，你能镇定自若而不是人云亦云；如果被众人猜忌怀疑时，你能自信如常而不去妄加辩论；如果你有梦想，又能不迷失自我，有神思，又不至于走火入魔；如果在成功之时能不喜形于色，而在灾难之后也勇于咀嚼苦果；如果辛苦劳作已是功成名就，为了新目标依然冒险一搏；如果你跟村夫交谈而不变谦恭之态，和王侯散步而不露谄媚之颜；如果他人的意志左右不了你，与任何人为伍你都能卓然独
2009-09-27 22:23:00
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转载 全屏显示Activity
requestWindowFeature(Window.FEATURE_NO_TITLE);getWindow().setFlags(WindowManager.LayoutParams.FLAG_FULLSCREEN ,WindowManager.LayoutParams. FLAG_FULLSCREEN);
2009-09-25 21:39:00
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原创 Android 在程序界面上显示图片
<ImageView android:id="@+id/控件名" android:layout_width="——" android:layout_height="——" android:src="@drawable/图片名">
2009-09-24 22:25:00
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转载 【转载】在 Android 上更改與取得系統時區及時間
最近正在寫一個世界時鐘的程式，期間遇到幾個問題，花了好些功夫，還是沒有得到滿意的答案。分享出來，給其他遇到相似問題的網友，也看看有誰知道答案的。取得系統時間要得到目前的時間，這個倒是很容易，就是 System.currentTimeMillis()。不過要注意的是，這個函式傳回的是 UTC(GMT) 這個時區的時間，像台灣所在的時區是 UTC+8，你得將這個函式所傳回的值再加
2009-09-21 19:59:00
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原创 分频后的状态转换问题
可综合的代码写出来了，在2分频的情况下模拟一切正常，于是想尝试一下多分频，本以为加上一个计数寄存器与时钟进行同步计数，当计数到溢出scl反转来实现分频。可是修改代码后发现，从状态机不听话了，不以scl为时钟进行状态转换而是以clk为时钟。经过多次debug后发现了原因：在运行过程中主状态机以clk为时钟进行状态转换，从状态机以scl为时钟进行转换。原来的2分频时钟中，在scl为低电平周期时，clk
2007-04-16 21:46:00
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转载 关于verilog综合
一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。2、过程性赋值：过程性赋值只出现在always语句中。阻塞
2007-04-14 20:37:00
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转载 verilog编码风格 --- 命名规则
1. 一个module一个文件。2. 文件名根据内容来命名，如果是task，那么名字的后缀应该加上_task来表示文件内是一些task。3. 文件名要有意义，描述文件内容。4. 第一个字符必须是字母，允许使用数字和字母以及下划线5. 如果名字中有几个单词那么要用下划线隔开6. 文档和代码中的名字要一致7. 宏定义和参数全部用大写，其他最好都用小写8. 宏定义要在顶层模块，因为它是全局的9. 单个
2007-04-14 19:54:00
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转载 verilog编码风格 --- 与综合相关
1. 在描述组合逻辑时，在always块中要完备敏感列表2. 每个always的敏感列表中只存在一个时钟3. 在描述条件时，即if或者case中，完备所有分支4. 要对输出做缺省的赋值5. 不使用full_case综合的指示符6. 避免顶层的glue逻辑7. 使用阻塞赋值在组合逻辑中，使用非阻塞在边缘敏感的块中8. 所有未使用的端口都要有驱动9.所有的端口都需要连接到一个悬空的线上10. 设计中不
2007-04-14 19:53:00
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转载 Verilog编码风格 --- 注释
1. 在文件头列出文件名，作者，作者的email， 版本， 关键字，目的， 以及使用了多少个时钟，需要注意的内容2. 单行注释使用 // 而不用/*...*/3.每个功能模块要用注释描述4. 每个端口都需要有描述
2007-04-14 19:51:00
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转载 Verilog编码风格 --- 设计考虑
1. 在不是不得以的情况的话，不是用异步设计。而应该使用同步设计。2. 分割模块 把一个设计分割为几个易于管理的块，有利于团队工作。如果只有一个主要功能模块则分为几个子模块。遵循SPEC分割。3. 复位 要对DFF和LATCH进行复位。设计时采用异步复位。复位信号要直接连入FF。4. 对于FF的输出要用非阻塞语句。每个FF只能在一个always块中赋值。FF最好规定单沿触发。5. 有些地方也不
2007-04-14 19:50:00
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原创 一切归零！
用了将近一个星期的时间在modelsim下写I2C的接口程序，仿真输出基本正确，然而使用quartus仿真时却没有任何波形输出，反复修改数次却没有任何效果。于是在edacn上寻求帮助，结果被告知我的verilog书写在quartus中不能被综合，一切归零，不过也好，终于发现问题的所在，现在要做的是继续向目标前进。
2007-04-14 19:44:00
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Linux程序设计中文版(原书第2版)【第二部分】
2009-12-15
Linux程序设计中文版(原书第2版)【第一部分】
2009-12-15
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