highman110-CSDN博客

原创【DRAM存储器七十三】DDR5介绍--你家产品DDR5的DFE用起来了吗？

详述DDR5 DFE硬件结构、使能配置、调优方法

2026-08-14 10:23:49 2

原创【DRAM存储器七十二】DDR5介绍--RFM——防御“行锤”攻击的护城河

简述DDR5 Refresh Management (RFM) 刷新管理功能工作原理及其应用

2026-07-14 16:50:52 57

原创【软考网络规划设计师】密钥生成、密钥交换、密钥分发有啥区别？

简述秘钥生成、秘钥分发、秘钥交换及其典型场景举例

2026-07-10 10:25:21 389

原创【DRAM存储器七十一】DDR5介绍--On-Die ECC—藏在颗粒内部的“数字保险库”

DDR5内置On-Die ECC系统通过SEC（单错误纠正）和ECS（错误清除）机制提升数据可靠性。SEC作为基础功能默认启用，自动纠正读写中的单比特错误；ECS则通过定期扫描预防错误累积，支持手动/自动两种模式。专用模式寄存器(MR16~MR20)记录错误热点，帮助定位硬件故障。这种多层保护体系显著提升了DDR5的数据稳定性，尤其适用于服务器等高可靠性场景。

2026-06-25 10:52:42 57

原创【DRAM存储器七十】DDR5介绍--Write Pattern Command— 一块“定制印章”的妙用

简述DDR5 Write Pattern Command原理与应用场景

2026-06-22 10:35:23 75

原创【DRAM存储器六十九】DDR5介绍--2N mode 和 CS Geardown mode

摘要： DDR5内存速率提升至8400MT/s以上时，信号完整性成为关键挑战。JEDEC在JESD79-5B标准中引入2N Mode和CS Geardown Mode两项技术，通过“时间换稳定性”优化时序裕量。2N Mode默认启用，将命令周期延长至两倍时钟周期，增强全局命令稳定性；CS Geardown Mode则针对片选信号（CS_n）降低采样频率，提升局部信号容错能力。两者均需通过特定寄存器配置，适用于高频场景下的性能与稳定性平衡。这些技术为DDR5在高频运行中提供了可靠的时序保障。

2026-06-01 10:13:55 103

原创【DRAM存储器六十八】DDR5介绍--DQS Interval Oscillator—动态时序校准利器

DDR5内存采用DQS间隔振荡器（DQSIntervalOscillator）技术应对高速数据传输中的时序漂移问题。该技术通过测量DQS信号在可编程时间窗口内的振荡次数（16位计数值），动态监测温度/电压变化导致的DQS-DQ延迟偏移。控制器通过MPC命令启停振荡器，读取MR46/MR47寄存器获取计数值，并与基准值对比来调整DQS相位，确保数据采样窗口始终处于最佳位置。该机制使DDR5在8400MT/s高速率下仍能保持数据可靠性，有效补偿±0.48tCK的时序偏移。

2026-05-27 09:54:01 86

原创【DRAM存储器六十七】DDR5介绍--训练相关之write leveling

详述DDR5 write leveling细节

2026-05-13 16:03:43 174

原创【DRAM存储器六十六】DDR5介绍--训练相关之CA/CS Training

详述DDR5 CA/CS training过程细节

2026-04-03 11:04:16 131

原创【DRAM存储器六十五】DDR5介绍--训练相关之MPC、Read Training Pattern、Read Preamble Training Mode

简述DDR5 MPC操作和读训练时颗粒输出pattern的配置

2026-03-03 17:07:35 279

原创【DRAM存储器六十四】DDR5介绍--preamble、postamble、interamble、刷新、power down、MPSM

简述DDR5 reamble、postamble、interamble、刷新、power down、MPSM的功能定义

2026-02-26 18:26:26 267

原创【DRAM存储器六十三】DDR5介绍--MR、命令真值表、BL、Precharge

简述DDR5的几个基本概念

2026-01-06 17:06:48 367

原创【DRAM存储器六十二】DDR5介绍--引脚和基本功能简介

详述DDR5与DDR4的引脚区别和DDR5基本功能

2025-12-31 16:21:09 404

原创【DRAM存储器六十一】LPDDR5介绍--LPDDR5/5X/4/4X IO结构

简述LPDDR5/5X/4/4X IO结构及等效电路下的VREF理论值计算

2025-12-12 15:48:34 416

原创【DRAM存储器六十】LPDDR5介绍--LPCAMM2模组I2C/I3C边带信号访问协议

简述LPCAMM2模组边带信号访问协议

2025-11-12 17:11:00 488

原创【DRAM存储器五十九】LPDDR5介绍--LPCAMM2模组

LPCAMM2模组及设计简介

2025-10-21 16:04:26 321

原创【DRAM存储器五十八】LPDDR5介绍--IO结构，VREF和ODT有什么关系？

详述LPDDR5/5x的IO结构，计算VREF理论值与ODT值的关系

2025-09-30 15:57:26 528

原创【软考网络规划设计师】NAT有哪些种类？各有什么特点？

详述NAT类型和特点

2025-09-07 11:08:41 1001

原创【DRAM存储器五十七】LPDDR5介绍--read DQ training和WCK DQ training

简述LPDDR5训练中的读写DQ训练

2025-08-27 10:34:33 464

原创【软考网络规划设计师】IP地址分类和路由技术中，有类和无类是什么意思？

路由协议也会携带子网掩码信息，支持更灵活的网络规划。

2025-08-18 20:31:22 997

原创【DRAM存储器五十六】LPDDR5介绍--WCK2CK Leveling和Read gate training

简述LPDDR5 WCK2CK leveling和read gate traning基本原理与操作步骤

2025-08-05 16:51:04 8620

原创【DRAM存储器五十五】LPDDR5介绍--command bus training

本文详细介绍了LPDDR5命令总线训练(CBT)的两种模式操作流程。在启用ODT进行高频/中频操作前，必须对命令总线进行训练，包括调整VREF(CA)电压和CA/CS信号时序。两种模式的主要区别在于VREF(CA)设置方式：模式1通过MR12直接设置，模式2通过DMI[0]引脚捕获DQ[6:0]数据更新MR12。训练流程涉及频率切换、模式寄存器配置、pattern发送及结果采样等步骤，最终确定最佳VREF(CA)和时序参数。文章还分析了不同PHY实现可能存在的差异，如训练pattern生成方式和采样次数等。

2025-07-29 19:52:57 579

原创【软考网络规划设计师】分布式存储特点是什么？有什么优缺点？

简述分布式存储的特点和优缺点

2025-07-14 09:20:50 1223

原创【软考网络规划设计师】网络层有哪些协议？分类说明一下

分类介绍网络层各协议的主要作用

2025-06-24 15:45:09 1106

原创【软考网络规划设计师】网络的数据链路层有哪些手段用来保证数据可靠传输？

简述数据链路层各类保证数据可靠传输的手段

2025-06-24 11:04:12 928

原创【DRAM存储器五十四】LPDDR5介绍--PHY简介和LPDDR5训练流程

简述LPDDR5 PHY的基本功能和训练流程简介

2025-06-13 16:22:48 843

原创【DRAM存储器五十三】LPDDR5介绍--MR17设置的SOC ODT是啥？

详细介绍LPDDR5的驱动强度、端接电阻的配置项目

2025-05-30 18:19:46 538

原创【DRAM存储器五十二】LPDDR5介绍--CK、WCK、RDQS单端模式、Thermal Offset、Temperature Sensor

首先，介绍了在速率低于1600Mbps时，可以通过特定寄存器设置启用CK、WCK、RDQS单端模式以节省功耗，并详细说明了模式切换的方法。其次，讨论了ThermalOffset问题，即由于内存颗粒靠近CPU导致的温度不均匀现象，以及如何通过设置MR13的bit[1:0]来调整温度偏移梯度，确保TCSR（温度补偿自刷新）功能的准确性。最后，文章介绍了LPDDR5内部的温度传感器及其通过MR4寄存器获取温度状态的方法，强调了温度对刷新间隔的影响及控制器在温度管理中的重要性。

2025-05-14 20:23:00 963

原创【DRAM存储器五十一】LPDDR5介绍--DFE与Pre-Emphasis

简述LPDDR5的DFE和预加重应用设置

2025-04-25 17:44:11 655

原创【DRAM存储器五十】LPDDR5介绍--NT ODT与link ECC

简述LPDDR5的NT ODT、Link ECC功能

2025-04-16 20:10:28 1162

原创【DRAM存储器四十九】LPDDR5介绍--LPDDR5的低功耗技术之power down、deep sleep mode

简述LPDDR5的power down和deep sleep mode

2025-04-02 19:50:13 1115

原创【DRAM存储器四十八】LPDDR5介绍--LPDDR5的低功耗技术之Data copy、write X

简述LPDDR5的Data copy和write X功能

2025-04-02 19:40:00 834

原创【DRAM存储器四十七】LPDDR5介绍--LPDDR5的低功耗技术之DVFS

讲述LPDDR5的DVFSC和DVFSQ的工作原理和要求

2025-03-19 20:12:09 840

原创【DRAM存储器四十六】LPDDR5介绍--基本操作之行操作、读、写

简述LPDDR5的行操作和读写时序

2025-03-03 17:23:57 708

原创【DRAM存储器四十五】LPDDR5介绍--WCK operation，WCK和CK如何达成sync？

简述LPDDR5的WCK2CK sync操作命令和操作时序

2025-02-07 16:32:31 874

原创【DRAM存储器四十四】LPDDR5介绍--WCK、上电初始化、命令真值表

简述LPDDR5 WCK相关时钟结构、上电初始化流程、命令真值表

2024-12-31 16:56:07 897

原创【DRAM存储器四十三】LPDDR5介绍--寻址

简要说明LPDDR5 X16、x8 die的寻址

2024-12-25 20:30:20 893 1

原创【DRAM存储器四十二】LPDDR5介绍--LPDDR5的bank架构还能配，为什么8B模式只支持BL32？

简述LPDDR5的三种bank架构及其特点

2024-12-11 20:23:10 1147

原创【DRAM存储器四十一】LPDDR5介绍--特性、引脚、基本结构简介

简单介绍LPDDR5的特性、引脚定义和基本结构

2024-09-30 16:21:52 2198

原创【DRAM存储器四十】LPDDR4/DDR4的时序训练相关内容之command bus training，为什么LPDDR4的DQ线序调整要告诉CPU，而DDR4调DQ则不用？

简述LPDDR4 command bus training相关内容

2024-09-14 17:43:38 863

SFP+光模块低速和高速接口电气特性规范 SFF-8431

本文档定义了增强型小型可插拔（SFP+）模块和主机的低速电气和管理接口规范和10Gb/s SFP+模块和主机的高速电气接口规范。SFP+模块可选支持1Gb/s的信令速率。模块可用于实现850纳米、1310纳米或1550纳米的单模或多模串行光学接口。本规范为系统制造商、系统集成商和供应商提供了通用参考。这是行业特设小组SFF委员会编制。可为相关通信设备研发从业人员提供可靠参考，如交换机、路由器、服务器网卡等。

2023-09-20

DDR5 UDIMM、SODIMM PMIC规范，JESD301-2

This standard defines the specification of interface parameters, signaling protocols, and features for PMIC devices used for memory module applications. The designation PMIC5100 refers to the device specified by this document. The purpose is to provide a standard for the PMIC5100 device for uniformity, multiplicity of sources, elimination of confusion, ease of device specification, and ease of use. Item 336.01C

2023-04-24

DDR5 UDIMM Raw Card Annex ，DDR5 UDIMM规范附录A~E

DDR5 UDIMM规范附录A JESD308-U0-RCA_v1：描述了x8颗粒单rank UDIMM的设计细节 DDR5 UDIMM规范附录B JESD308-U0-RCB_v1：描述了x8颗粒双rank UDIMM的设计细节 DDR5 UDIMM规范附录C JESD308-U0-RCC_v1：描述了x16颗粒单rank UDIMM的设计细节 DDR5 UDIMM规范附录D JESD308-U4-RCD_v1：描述了x8颗粒单rank带4bit ECC UDIMM的设计细节 DDR5 UDIMM规范附录E JESD308-U4-RCE_v1：描述了x8颗粒双rank带4bit ECC UDIMM的设计细节 JEDEC官网下载的DDR5 UDIMM规范附录，最新版，纯搬运，免费下载，不要钱，也不要积分。DDR5 UDIMM的通用标准文档我也上传了，可到我主页免费下载。

2023-04-24

DDR5 UDIMM Common Standard，JESD308

This standard defines the electrical and mechanical requirements for 288-pin, 1.1 V (VDD), Unbuffered, Double Data Rate, Synchronous DRAM Dual In-Line Memory Modules (DDR5 SDRAM UDIMMs). These DDR5 Unbuffered DIMMs (UDIMMs) are intended for use as main memory when installed in Computers. Item 2265.02B 查了下CSDN上有的人上传的DDR5 UDIMM规范资源居然还要收费，很无语，马上从JEDEC下下来，纯搬运，免费分享

2023-04-24

空空如也

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802.3bt，POE供电规范

802.3af，POE供电规范

802.3at，POE供电规范

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