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RSS订阅原创 基于FPGA的重采样时钟生成方法
本文适用于如下的应用场合： 1、原始时钟比重采样的时钟要高很多，最好高8倍以上，否则生成的时钟相位的抖动太大了。 2、生成的时钟用于对信号进行重采样。 问题的描述： 信号当前的时钟是FS，需要生成的时钟是FN。 实现方法： 利用计数的方法生成。 计数有源时钟驱动，每个时钟节拍计数值为FN，那么，当计数到FS就是新时钟的生成点，但由于FS通常并不能被FN整除，所以应该采取的策略是：
2012-06-02 11:29:16
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转载 做DSP最应该懂得57个问题
一.什么是DSP?(缺省） 二.DSP的C语言同主机C语言的主要区别？ 1)DSP的C语言是标准的ANSI C,它不包括同外设联系的扩展部分,如屏幕绘图等。但在CCS中,为了方便调试,可以将数据通过prinf命令虚拟输出到主机的屏幕上。 2)DSP的C语言的编译过程为,C编译为ASM,再由ASM编译为OBJ。因此C和ASM的对应关系非常明确,非常便于人工优化。 3)DSP的代码
2012-06-01 13:18:51
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空空如也
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