本文档展示了如何在UVM测试平台上使用Verilog的层次命名，通过一个具体的例子说明了如何在`my_driver`类中访问`top_tb`模块中的`dut`实例信号，并且在`main_phase`任务中驱动`rxd`和`rx_dv`信号，同时观察`my_dut`模块内部的`txd`信号。尽管在DUT模块内无法直接访问到driver，但可以通过层次路径访问模块中的class实例。
1 ：top的定义：
import uvm_pkg::*;
`include "my_driver.sv"
module top_tb;
reg clk;
reg rst_n;
reg[7:0] rxd;
reg rx_dv;
wire[7:0] txd;
wire tx_en;
dut my_dut(.clk(clk),
.rst_n(rst_n),
.rxd(rxd),
.rx_dv(rx_dv),
.txd(txd),
.tx_en(tx_en));
initial begin
clk = 0;
forever begin
#100 clk = ~clk;
end
end
initial begin
rst_n = 1'b0;
#1000;
rst_n = 1'b1;
end
initial begin
run_test("my_driver");
end
endmodule
2 my_driver的定义；
`ifndef MY_DRIVER__SV
`define MY_DRIVER__SV
class my_driver extends uvm_driver;
`uvm_component_utils(my_driver)
function new(string name = &#
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